Estoy usando el quartus II para diseñar un JK Flip Flop. Sin embargo, mis resultados muestran resultados desconocidos. ¿Por qué es?
Circuito de diseño previsto:
Código VHDL:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity JKFli...
Siempre que haya escrito un diseño de microprocesador simple en VHDL en el que he decidido qué instrucciones tiene que hacer para cada tarea, entonces tendré que escribir el código de prueba en un lenguaje de máquina que sea tedioso y propenso a...
Por lo que sé, es una mala práctica en los procesos combinados usar pestillos, y debo asignar un valor a cada señal en cualquier caso. ¿Por qué la misma regla no se refiere a procesos secuenciales (me refiero a procesos de reloj) y por qué no se...
Estoy intentando crear VHDL sintetizable que demultiplexará un flujo de señal continuo de un bit en una de las muchas salidas. Las salidas que no se están enviando esta secuencia deben establecerse en '0'. Vea la imagen a continuación para obten...
Tengo un multiplexor de 2 bits de muestra implementado con procesos un poco diferentes, el primero tiene una lista de sensibilidad y el segundo implementado con espera.
Quiero saber cuál es la diferencia entre estos dos códigos y cuál de ellos...
Mi diseño tiene una entidad para la configuración que devuelve std_logic_vectors (longitud definida por genérico, normalmente 32 bits)
entity CenterConfig is
generic (
-- Width of S_AXI data bus
C_S_AXI_DATA_WIDTH : integer := 32;...
Soy muy nuevo en el mundo de la lógica programable y nunca he trabajado con ningún lenguaje HDL, pero ciertamente quiero comenzar con FPGA. En este momento, el objetivo es desarrollar / simular una CPU simple de 8 bits y tal vez (en el futuro) r...
En este momento estoy tratando de hacer un controlador vga para mi FPGA, pero algo no va bien, y parece que no puedo descubrir qué está saliendo mal ...
El código se basa en este ejemplo de código:
Controlador VGA de ejemplo
Aquí está mi...
Estoy diseñando un registro de desplazamiento de 56 bits para almacenar los bits que entran.
En mi sistema, los datos de 8 bits siguen llegando desde un generador y necesito emitir el valor máximo detectado con 3 bytes a cada lado. Quiero que...
Lo encuentro confuso al definir varios dominios de reloj en el diseño. Realicé búsquedas en Internet, pero no obtuve una claridad completa al respecto.
En un cierto diseño basado en FPGA (serie Actel ProASIC), estoy generando tres relojes: 48...