Lo encuentro confuso al definir varios dominios de reloj en el diseño. Realicé búsquedas en Internet, pero no obtuve una claridad completa al respecto.
En un cierto diseño basado en FPGA (serie Actel ProASIC), estoy generando tres relojes: 48MHz, 24MHz y 12MHz desde una entrada de cristal de 8MHz usando un PLL. Además, al usar uno de estos 3 relojes (48/24/12) tengo que generar señales de reloj de 8MHz, 4MHz, 2MHz y 1MHz para usar en algunos de los módulos lógicos.
Mi suposición es que, dado que 48MHz, 24MHz y 12MHz se generan a partir del mismo PLL y tienen una relación de fase constante, puedo considerarlos como parte de un solo dominio de reloj. Y puedo usar una señal de reinicio común sincronizada w.r.t. 48MHz para restablecer los flip-flops cronometrados en 48MHz, 24MHz o 12MHz. ¿Es correcto el supuesto anterior?
Para la generación de señales de reloj de 8MHz, 4MHz, 2MHz y 1MHz, estoy usando contadores de ejecución libre a 48MHz (podría haber usado 24MHz también para este propósito, pero 12MHz requirió una división fraccional para generar 8MHz). Estoy confundido si los relojes generados de 8, 4, 2 y 1MHz pueden considerarse en el mismo dominio de reloj de 48MHz. ¿Cuál debería ser la regla general para diferenciar varios dominios de reloj?
¿Puedo usar la señal de reinicio mencionada anteriormente para reiniciar los flip-flops con 8, 4, 2 y 1MHz? ¿O debería generar señales de reinicio separadas para este propósito?