Preguntas con etiqueta 'cdc'

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Práctica de diseño cruzando dominios de reloj y señales asíncronas

He estado diseñando algunos proyectos en diferentes FPGA's en VHDL, y parece que mi fuente más común de "errores difíciles de encontrar" es cuando me olvido de sincronizar una señal asíncrona, o me olvido de volver a sincronizar una señal que cr...
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¿Qué clase de usb para un dispositivo pretende ser la prueba más futura posible?

Estoy escribiendo especificaciones para un producto y necesito ayuda para minimizar su futura necesidad de mantenimiento. Para poder ser monitoreado (opcionalmente) desde Internet, se supone que el dispositivo tiene un puerto USB para conecta...
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Primitivas de sincronización de CDC para un FPGA de Altera

Estoy trabajando en mi primer diseño de FPGA no trival y, finalmente, necesito el Cruce de Dominio del Reloj (CDC). Hay son multiple resources ( entre others ) que analizan varias arquitecturas para CDC y algunas related preguntas ....
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Propagación de errores de metastabilidad con flip flop

Tengo una confusión con respecto a la resolución de metastabilidad usando flip flops, sé que debo agregar un sincronizador de dos o tres d-flip flop para garantizar una transmisión segura en los límites del dominio del reloj, pero mi confusión e...
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Cruce de dominio de reloj para señal de pulso y nivel

Para el pulso usamos el Sincronizador de pulso y para la Señal de nivel usamos el sincronizador de 2 flop, pero ¿qué pasa si la señal puede ser de comportamiento de pulso o nivel? ¿Hay alguna forma de sincronizar eso? EDIT: Después de la re...
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databus de dominio de reloj cruzado

Hace un tiempo hice una pregunta sobre el cruce de dominios de reloj Diseñe la práctica cruzando dominios de reloj y señales asíncronas . Una de las "reglas" es no sincronizar nunca la señal de bits múltiples bit a bit, debido a errores de t...
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¿Puedo usar el sincronizador de 2 Flop para migrar un pulso de un dominio de reloj a otro siempre que la fase de los relojes cambie de fase pero sea de la misma frecuencia?

Quiero migrar esta señal de CLKA a CLKB. Las frecuencias de ambos relojes son iguales pero están fuera de fase. ¿Se puede usar el sincronizador 2-Flop para esto? Tenga en cuenta que la señal puede ser baja / alta para un ciclo de relo...
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restricciones SDC para dos sincronizadores de flop

Tengo dudas, cuál debería ser la restricción SDC adecuada para el módulo CDC, es decir, dos sincronizadores de flop. entre " dat conduciendo por aclk a bdat1 conduciendo por bclk " Nota: aclk y bclk no so...
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Restricciones de tiempo de cruce del dominio del reloj para Altera

Tengo un pequeño problema con las restricciones de tiempo de cruce de mi dominio del reloj. Tengo dos grupos de reloj set_clock_groups -asynchronous -group {clk_A} -group {clk_B} Según tengo entendido, esto hará que todas las señales de...
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Cruce del dominio del reloj y problema de metastablilty

Entiendo el problema de la metastabilidad y entiendo que no podemos obtener un valor estable en un tiempo limitado, por lo que necesitamos tiempo no vinculado pero no es práctico, así que pusimos otro flip flop sin lógica para permitir que un...