Estoy buscando una implementación de ROM usando el código VHDL.
Estoy buscando un código para hacer este ejemplo fácil para luego hacer una generalización.
Quiero poner en la ROM estos valores: 14,45,67,32,12,64,89,34,54,22
de modo que cuando la...
Tengo una pregunta general sobre la eficiencia de una máquina de estado sintetizable.
La primera versión usa el mismo contador para cada estado.
El segundo usa un contador propio para cada estado.
¿Qué versión de las dos es más eficiente (áre...
En VHDL, el tipo Integer se define como un entero con signo de 32 bits. La mayoría de los lineamientos recomiendan que se debe restringir cuando se usa para la síntesis si no se desea un bus completo de 32 bits. Mi pregunta es acerca de su exper...
Al leer tutoriales de VHDL, he leído mucho sobre FSM (Máquinas de estados finitos). Son fáciles y los he usado mucho, pero aún no entiendo algo y no puedo encontrar la respuesta en línea:
¿Cuándo debo usar FSMs (Moore o Mealy) en mi diseño VH...
Me pregunto cuál es la extensión del archivo que describe la funcionalidad de mi diseño y es el archivo que se carga en un FPGA Virtex 4 para obtener el comportamiento de mi diseño VHDL.
Gracias.
El siguiente código vhdl está destinado a hacer la operación como se muestra en el diagrama. Pero la forma de onda simulada no parece ser correcta, he pasado horas pero no puedo detectar el error. ¿Puede alguien ayudarme por favor?
libraryie...
Estoy usando un Basys 2 con 72Kbits de RAM de bloque de doble puerto. Utilicé más del 100% de los segmentos disponibles, por lo que quiero asegurarme de que Xilinx no solo los llene con los valores del mapa de caracteres en lugar de colocarlos...
Acabo de comenzar con VHDL hoy y soy el tipo de persona que solo puede aprender haciendo cosas, así que después de hacer algunas puertas básicas en VHDL, intenté hacer un simple D-latch (sin señal de reloj), sin embargo sin éxito. Recibo todo ti...
Hice mi primer diseño en VHDL con arctgs y sums y ahora estoy tratando de sintetizarlo en un FPGA.
Sin embargo, antes de eso necesito entender más sobre:
¿Cómo descubrir cuántos ciclos de reloj toma mi diseño?
¿Cómo puedo descubrir la f...
Estoy usando un módulo de división que tiene dos señales distintas a las entradas
"ir" para indicar el inicio de la división.
"hecho" para indicar parada de división.
Se están tomando aproximadamente 300 ciclos de reloj para que la división se c...