Preguntas con etiqueta 'vhdl'

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Restricciones de tiempo

Necesito muestrear datos de 24 bits en un DAC a 25 MHz. Los datos provienen de un diseño, implementado en FPGA. En cada ciclo de reloj, el FPGA genera datos de 24 bits, que el DAC debe muestrear en el siguiente ciclo. Adjunto una imagen del dise...
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Fallo de instancia de componente VHDL, ¿Entidad o arquitectura erróneas?

Quiero diseñar un receptor / transmisor UART y ya he desarrollado el receptor vhdl , pero cuando declaro y crea una instancia del componente del receptor en el diseño de mi placa principal, obtengo muchos errores de sintaxis en ambos archivos,...
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¿Cuál es la diferencia entre una expresión estática y una no estática en vhdl?

supongamos que si tengo dos declaraciones de señales de la siguiente manera signal x:std_logic_vector(1 downto 0) := (others => '0'); signal y:std_logic_vector(1 downto 0); ¿significa eso que x es estático e y no es estático? ¿También...
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problemas de migración de FPGA de Quartus

Tengo un Quartus de diseño FPGA que compila y funciona correctamente para un ciclón IV EP4CE15F17C8 (42% usado). Estoy tratando de migrar el mismo diseño a un FPGA EP4CE10F17C8 más pequeño, pero al cambiar el dispositivo FPGA obtengo errores...
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¿Cómo configura la resolución de tiempo en Synplify?

Estoy generando un pulso de 1 khz desde un reloj de 32 MHz, naturalmente a través de un contador. No es una tarea difícil, así que puedes imaginar mi sorpresa cuando el resultado se ejecuta a 992Hz ... Simulando el modelo de comportamiento de...
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Generando un reloj de 48kHz para DSP

Estoy trabajando en un sistema basado en Microblaze. Estoy usando FSL para transferir datos directamente desde un núcleo de controlador AC'97 a mi núcleo DSP personalizado. Los buses FSL están sincronizados con el reloj del sistema de 125MHz....
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problemas con el módulo superior de VHDL

Tengo este módulo superior entity top is Port ( CLock : in STD_LOGIC; LED : out STD_LOGIC_vector(3 downto 0); taster : in std_logic_vector(3 downto 0); teste_led: out std_logic;...
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Mensaje de bucle de retroalimentación combinatoria desconcertante en VHDL con ISE Design Suite

Cuando intento sintetizar mi diseño VHDL (usando Xilinx ISE Design Suite), recibo el mensaje: WARNING:Cpld - The signal(s) 'e' are in combinatorial feedback loops. These signals may cause hazards/glitches. Apply the NOREDUCE parameter to th...
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Visualización multiplex de siete segmentos Lo suficientemente rápido como para que quede sólido

He estado tratando de multiplexar una pantalla de siete dígitos de siete segmentos en mi placa FPGA, pero me he estado ejecutando para no obtenerla lo suficientemente rápido para que se vea sólido al ojo humano. Puede ver un ejemplo de la vel...
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Buscar un rango específico del simulador para el tipo físico definido por el usuario

Quiero averiguar el rango máximo para los tipos físicos definidos por el usuario, como los siguientes: type resistance is range 0 to 1_000_000 units Ohm; kOhm = 1000 Ohm; MOhm = 1000 kOhm; end units resistance; (consulte también enla...