¿Cuál es la forma correcta de inferir una RAM con algunas direcciones más altas no utilizadas (utilizando RAM de bloque)?
Al usar el código a continuación (valores predeterminados para genéricos, sintetizador Xilinx y mapa), obtengo una RAM del...
Hace poco conseguí que Webpack me funcionara bien en mi sistema Linux ... pero intenté usar ISim para simular mis diseños y un problema me golpeó. Y por lo que puedo decir, este problema no es el problema de Xilinx, ya que no estoy usando un sis...
en la universidad tuvimos nuestro programa interno llamado HLCCAD - fue muy bueno, y ahora necesito hacer diseño y desarrollo; depure un circuito digital y pregúntese cuál es el software actual para ese tipo de cosas (el precio está fuera de con...
Estoy tratando de escribir un reloj digital en vhdl para un fpga que se ejecute en 100 mhz. Puedo escribirlo en 4 ánodos al crear un contador como se muestra a continuación (conteo 1 = 249999), los dígitos parecen bastante claros. Sin embargo, c...
Estoy aprendiendo VHDL y estoy usando las tablas Lattice. Quiero saber como declarar un GPIO. Encontré el siguiente bloque de código en el ejemplo de la carpeta de software de diamante. Es el archivo ".lpf" y creo que es el lugar donde se declar...
Estoy preparando un programa en VHDL y me quedé atascado en la conversión de tipos. Intenté buscar en Google y también aquí en el intercambio de pila, pero estoy bastante confundido ya que una respuesta contradice a la otra y ninguna de las cual...
Estoy escribiendo un diseño VHDL en Xilinx Vivado. Recibí un código de ejemplo para una tarjeta FMC donde todos los puertos están designados como inout . Si uso un puerto inout solo como in o out en el resto de mi arqu...
Tengo que diseñar un circuito para contar hasta un número y volver a cero. Debe tener una señal de acarreo (que nombré a_o en mi circuito) como indicador para mostrar que se ha alcanzado el número máximo de contador.
El circuito funciona...
No puedo escribir la sintaxis vhdl. Pero para el examen debemos poder leerlo e interpretarlo.
La esencia del código es
process{
if(start)
c := 0;
end if;
if ( c )
...
c := false;
else
c:= true;
....
end i...
Relacionado con esto: Escalado de una entrada en VHDL , pero lo suficientemente diferente que creo que merece una nueva pregunta.
Siento que esto debería ser más simple que lo estoy haciendo.
Tengo un flujo de muestras firmadas de 16 bits...