He estado pensando acerca de las funciones en VHDL. Si tenemos una función, podríamos tener una función donde pasamos un "genérico" (es decir, un parámetro fijo conocido en el momento de la compilación) y una variable / señal (cuyo contenido se...
Sincronización:
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Port ( ...
rotary_a : in std_logic;
rotary_b : in std_logic;
...);
...
signal rotary_a_in : std_logic;
signal rotary_b_in : std_logic;
signal rotary_in :...
Estoy intentando configurar un chip a través de la interfaz SPI utilizando la placa FPGA Spartan 6 Eval. Solo necesito configurar, no necesito leer los datos del chip, lo hará otra interfaz. Por lo tanto, quiero enviar constantes para registrar...
No entiendo por qué el siguiente código vhdl no simula como creo que debería.
test_pipe_1 (0) se asigna en el proceso pr1, pero la simulación (tanto Aldec como GHDL) muestra que test_pipe_1 (0) es 'U' todo el tiempo.
OTH, test_pipe_2 (0) f...
Estoy trabajando en un laboratorio de ingeniería digital y estoy tratando de averiguar cómo funciona este circuito de desalojo. Se proporciona tal como está por Xilinx, pero no estoy muy seguro de por qué hace lo que hace. ¿Algún puntero, tal ve...
Necesito crear un multiplexor de 4 bits y 16 entradas. Sé que podría describir esto como una larga lista de S => when "0000" , etc. pero creo que no está muy limpio, y me gustaría optar por un multiplexador genérico de n bits para poder...
Estoy trabajando en mi primer diseño de FPGA no trival y, finalmente, necesito el Cruce de Dominio del Reloj (CDC).
Hay son multiple resources ( entre others ) que analizan varias arquitecturas para CDC y algunas related preguntas ....
He generado vhdl desde Simple port RAM y Dual port RAM en Simulink e intenté sintetizar con Quartus 14 y 16 en Arria V y 10. La opción de permitir RAM para cualquier tamaño está ACTIVADA pero no entiendo por qué no es reconocido ¿Nunca has visto...
¿Cómo puedo hacer que Modelsim se ejecute más rápido para la simulación en lugar de
¿Algo en el rango de picosegundos (intervalo de tiempo)? Hay algun otro
¿Métodos para acelerar la simulación? Se tarda 45 minutos en llegar a 1 ms como
de ahora...
Estoy intentando crear una ALU parametrizable que maneja datos firmados de N-Bit. Sin embargo, los métodos que conozco de desplazamiento a la izquierda / derecha tampoco funcionarán porque los valores se definen como STD_LOGIC_VECTOR:
--Declar...