Estoy creando un registro de desplazamiento de n bits. Cuando la señal de habilitación es alta, quiero que el registro de desplazamiento cambie n veces, independientemente de si la habilitación continúa siendo alta o baja.
He puesto un bucle for...
Tengo una lección sobre VHDL en una de mis clases universitarias y tengo que escribir entity simple que generará reloj desde una fuente de 1MHz. Estoy usando CoolRunner-II CPLD Starter Kit con ISE Webpack 13.1.
Cuando ejecuto la simu...
Soy bastante nuevo en el diseño de hardware con VHDL, y creo que estoy cometiendo un error de noob. Estoy haciendo una CPU y mi archivo de registro se está activando. Aunque tuve un problema Intentaré poner un pseudo código para borrarlo
on ri...
Estoy trabajando en un laboratorio para un curso que tengo en VHDL, y parte de ello es implementar un sumador de acarreo de rizado de n bits y luego probarlo como un sumador de 16 bits. Mi problema es que realmente no sé cómo probarlo o, más bie...
El "ahora" se usa generalmente si uno quiere imprimir el tiempo de simulación para la pantalla o en un archivo. Necesito imprimir el tiempo de simulación en ms en un archivo. Sin embargo, usar ahora con writeline en un archivo me da tiempo en la...
¿Es posible establecer un STD_LOGIC_VECTOR(6 DOWNTO 0) con una constante como esta:
signal s1: std_logic_vector(6 downto 0);
s1 <= 12;
¿O tengo que definirlo como un conjunto de bits?
He estado diseñando algunos proyectos en diferentes FPGA's en VHDL, y parece que mi fuente más común de "errores difíciles de encontrar" es cuando me olvido de sincronizar una señal asíncrona, o me olvido de volver a sincronizar una señal que cr...
He estado jugando con proyectos VGA como mi último interés. Tengo un Xilinx Spartan 3E 250K FPGA, que apenas tiene Muy poca memoria RAM para un buffer de cuadro completo de 640x480 Por lo tanto, estoy tratando de hacer las cosas más "interesan...
Estoy tratando de sintetizar un diseño en VHDL en un FPGA ProASIC3 usando la herramienta Synplify Pro. El informe de síntesis me da la siguiente advertencia sobre los relojes inferidos.
@W:MT420 : | Found inferred clock counter_unit| pstate_i...
Así que realmente he estado golpeando duro el código de ejemplo esta semana en un intento por comprender mejor algunos conceptos básicos de diseño de HDL, específicamente los FPGA con VHDL. El libro que estoy usando (si a alguien le interesa) es...