Preguntas con etiqueta 'vhdl'

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¿Hay algún bus interno estándar de FPGA?

¿Hay algún bus interno estándar de FPGA? Siempre he usado algún tipo de bus bidireccional entre mis bloques internos, pero ¿hay una forma estándar de hacerlo?     
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Cómo pensar mientras se trabaja con VHDL o Verilog

Toda mi experiencia pertenece a lenguajes de programación de propósito general, por ejemplo; c / c ++ etc. donde cada instrucción se ejecuta una tras otra pero parece que en VHDL / Verilog, todas las instrucciones se ejecutan a la vez (procesos...
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Cómo implementar la E / S mapeada en memoria

Estoy describiendo un sistema en VHDL. Este sistema ya contiene un procesador, un controlador DDR SDRAM y un controlador VGA. VGA lee píxeles de SDRAM (ya validado y probado en FPGA). Aunque VGA y SDRAM ya se están comunicando entre sí, todav...
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¿Puedo usar ghdl o algún otro compilador / simulador VHDL que no sea WebPack con un Spartan 3E?

Estoy luchando con las piezas rotas y aleatorias de WebPack cuando se ejecuta en Linux. Entonces, estoy pensando que podría ser más fácil usar un compilador / simulador diferente. ¿Es posible usar algo diferente? Tenga en cuenta que todo lo q...
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VHDL: el módulo de recepción falla aleatoriamente cuando se cuentan los bits

Background Este es un proyecto personal; Con respecto a la conexión de un FPGA a un N64, los valores de bytes que recibe el FPGA se envían a través de UART a mi computadora. En realidad funciona bastante bien! En momentos aleatorios, desafortu...
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Decodificación VGA - Manejo de tolerancias

Actualización: El VGA Simulator está en funcionamiento. Puede simular sus propios diseños o simplemente usar el archivo de ejemplo para ver cómo funciona. También escribí una publicación de blog para ayudar a cualquiera a comenzar a usarl...
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¿Qué herramientas de síntesis admiten bibliotecas VHDL?

En varios lugares de la red, leí que (algunas) herramientas de síntesis no respetan las bibliotecas VHDL. Estas herramientas simplemente lanzan todas las entidades y paquetes en un solo espacio de nombres, por lo que no puede tener mylib.some...
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¿Cómo puedo generar un archivo de imagen de diagrama de bloques esquemático de verilog?

Quiero crear un esquema de una jerarquía de módulos verilog específica que muestre qué bloques están conectados a qué otros bloques. Al igual que la herramienta nschema Debussy / Verdi de Novas, o cualquiera de una serie de herramientas EDA qu...
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verilog al bloque esquemático

¿Existe alguna herramienta en Linux que convierta el código vhdl / verilog en un bloque esquemático equivalente? Conozco las herramientas disponibles     * Sinplicidad     * Synopsys Design Compiler     * Altera Quartus II     * Xilinx ISE...
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¿Existe una herramienta multiplataforma gratuita para el diseño y simulación esquemáticos digitales puros a nivel de puerta?

Estoy buscando una herramienta de software para fines de enseñanza con el fin de enseñar a los estudiantes el hardware digital (a partir del nivel de puertas lógicas). ¿Tienes algo en mente que te permita hacer esquemas gráficos simples y sim...