Quiero crear un esquema de una jerarquía de módulos verilog específica que muestre qué bloques están conectados a qué otros bloques. Al igual que la herramienta nschema Debussy / Verdi de Novas, o cualquiera de una serie de herramientas EDA que proporcionan un navegador de diseño gráfico para su RTL .
¿Qué área de herramientas está disponible para dibujar esquemas mediante programación desde una definición de verilog o vhdl, o desde algún otro formato de entrada basado en texto?
Utilice Yosys , la caja de herramientas de síntesis de HDL gratuita y de código abierto con dosis adicionales de ser cool (y gratis ) (y más rápido que el Vivado de la generación actual) (¿mencioné Free como en speech & beer?) (y asombroso)!
Obtenga yosys, y la utilidad xdot (a menudo parte de un paquete llamado python-xdot), así como también graphviz.
Luego, haga algo como en un archivo verilog (llamémoslo minifsm.v ):
module piggybank (
input clk,
input reset,
input [8:0] deposit,
input [8:0] withdrawal,
output [16:0] balance,
output success
);
reg [16:0] _balance;
assign balance = _balance;
wire [8:0] interest = _balance [16:9];
reg [5:0] time_o_clock;
localparam STATE_OPEN = 0;
localparam STATE_CLOSED = 1;
reg openness;
assign success = (deposit == 0 && withdrawal == 0) || (openness == STATE_OPEN && (withdrawal <= _balance));
always @(posedge clk)
if(reset) begin
_balance <= 0;
openness <= STATE_CLOSED;
time_o_clock <= 0;
end else begin
if (openness == STATE_CLOSED) begin
if(time_o_clock == 5'd7) begin
openness <= STATE_OPEN;
time_o_clock <= 0;
end else begin
time_o_clock <= time_o_clock + 1;
end
if (time_o_clock == 0) begin //add interest at closing
_balance <= _balance + interest;
end;
end else begin //We're open!
if(time_o_clock == 5'd9) begin // open for 9h
openness <= STATE_CLOSED;
time_o_clock <= 0;
end else begin
_balance <= (success) ? _balance + deposit - withdrawal : _balance;
time_o_clock <= time_o_clock + 1;
end
end // else: !if(openness == STATE_CLOSED)
end // else: !if(reset)
endmodule // piggybank
y ejecuta yosys:
yosys
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Yosys 0.6+155 (git sha1 a72fb85, clang 3.7.0 -fPIC -Os)
cargue el archivo verilog, luego verifique la jerarquía, luego extraiga los procesos, optimice, encuentre las máquinas de estados, optimice y muestre un gráfico:
yosys> read_verilog minifsm.v
… …
yosys> hierarchy -check;
yosys> proc;
yosys> opt;
yosys> fsm;
yosys> opt;
yosys> show;
y obtendrás algo como
Condiferentesopcionesparaelcomandoshow,tambiénpuedessimplementeguardarelgráficoenunarchivo.Yosyslepermiteescribirlógica"aplanada" en verilog, EDIF, BLIF, ..., sintetizar y mapear para plataformas tecnológicas específicas, incluyendo estas soportadas por ArachnePnR, y hacer cosas mucho más interesantes.
En esencia, Yosys es como dejar que alguien que sabe cómo compilar compiladores escriba un sintetizador verilog.
¿Qué tienes? Estos tienen esa característica, con varias calidades de salida.
Altera Quartus debería poder hacerlo.
Cuando estaba estudiando VHDL, a veces he hecho la conversión inversa (comenzando desde el esquema para obtener el equivalente VHDL) con Quartus Web Edition, y funcionó.