¿Hay algún bus interno estándar de FPGA? Siempre he usado algún tipo de bus bidireccional entre mis bloques internos, pero ¿hay una forma estándar de hacerlo?
¿Hay algún bus interno estándar de FPGA? Siempre he usado algún tipo de bus bidireccional entre mis bloques internos, pero ¿hay una forma estándar de hacerlo?
Aquí hay una pequeña descripción general de los buses internos de chip, que son adecuados para los FPGA:
Arquitectura de bus de microcontrolador avanzada (AMBA) de ARM Ltd.
Versión actual: 5 Especificaciones
Más información: Wikipedia
Autobuses comúnmente conocidos en esa familia:
Avalon de Altera ahora es parte de Intel
Versión actual de 12.2015: Especificaciones de la interfaz Avalon
CoreConnect de IBM
Versión actual: 4.6 Especificación (no se ha encontrado ningún enlace oficial)
Más información: Wikipedia
Autobuses comúnmente conocidos de esa familia:
Open Core_Protocol (OCP) de OCP International Partnership Association
Versión actual: 3.0 Especificación
Más información: Wikipedia
WishBone de OpenCores.org
Versión actual B4: Especificación
Más información: Wikipedia
La mayoría de las nuevas IP utiliza el AXI bus , que se deriva de la Arquitectura de bus de microcontrolador avanzada presentada por ARM para respaldar los diseños de SoC. Los FPGA más nuevos que incluyen procesadores ARM de núcleo duro utilizan prácticamente AXI exclusivamente.