Escribí un Testbench para una arquitectura simple. Cuando uso el literal "1 ms" en lugar de la constante ct: time: = 1 ms, todo funciona. Pero por lo demás, GHDL se atasca en un bucle infinito.
¿Puedes ver un error en el código o es un error...
Tengo un solo bus I2C externo (pines SDA y SCL). Esto actualmente está controlado por un núcleo IP de terceros que proporcionó puertos de entrada "implícitos" en el MPD, específicamente:
PORT IIC_DATA = "", DIR = IO, THREE_STATE=TRUE
PORT IIC_...
He leído que los valores iniciales de una señal se pueden configurar en un FPGA ya que el diseño se "carga en él" después del encendido. Sin embargo, en los ASIC solo podemos confiar en una señal de reinicio para poner todas las señales en un es...
Estoy diseñando un microprocesador muy simplista como proyecto para ayudar a aprender VHDL. Así que necesito algo para incrementar el contador de programas de 8 bits. Tendré que incrementarlo en dos. ¿Existe un diseño mejor (ya sea más rápido o...
Tengo un montón de paquetes de red y estoy tratando de especificar campos en ellos, algo así como
constant UPPER_BOUND : natural := 15;
constant LOWER_BOUND : natural := 7;
Sé que esta sintaxis es CORRECTA
El rango no cambia a lo largo...
Mientras intentaba aprender la programación de FPGA, decidí implementar un juego masivo de la vida en paralelo. Aquí está mi primer intento:
entity LifeCell is
Port ( neighbours : in std_logic_vector(7 downto 0);
state...
La mayoría tengo antecedentes de desarrollo de software de escritorio. Tratando de aprender el diseño de hardware.
Pregunta:
La pregunta es principalmente para desarrolladores (en su mayoría contratistas individuales) que desarrollan equipos...
Vengo de fondo C y me están introduciendo a VHDL. Leí sobre la sintaxis y la concurrencia / consecutividad de las acciones.
Ahora me pregunto cómo se implementan las características de solo desarrollo. Cosas como assert() y #ifndef...
En la documentación FPGA de Altera, hacen referencia a una funcionalidad de "extracción débil de E / S".
Me gustaría usar un pull up interno débil en lugar de pullups externos, evitando una modificación de PCB.
Parece que es posible activa...
En muchos códigos VHDL vi que las salidas de datos / control se asignan primero a las señales y luego a los puertos de salida, y no instantáneamente a los puertos de salida.
Daré un ejemplo:
entity ex is
port (clk, rst : in std_logic;...