Necesito un filtro FIR de 500MHz para filtrar muestras de ADC (500MSPS).
Después del filtrado, algunas muestras deben almacenarse en un búfer, para un algoritmo de detección de picos simple.
He estado desarrollando un código VHDL y usé una...
Estoy utilizando la placa de evaluación Spartan SP601, que incluye 1 GB Elpida EDE1116ACBG-8E-E SDRAM. Me gustaría construir un controlador de RAM, pero no tengo experiencia en trabajar con RAM antes. En gran parte basé mi diseño en un controlad...
Siempre he logrado sintetizar una RAM de doble puerto de 256 x 32 bits (no es la verdadera RAM de doble puerto) en Xilinx ISE con solo 1 x 18K de BRAM.
Se usó el código de ejemplo de aquí :
-- A parameterized, inferable, true dual-port, du...
En Verilog puedo usar la función $ finish para detener la simulación, pero mi búsqueda de la opción similar en VHDL ha fallado hasta ahora.
La solución más cercana que encontré en línea es usar este código en mi banco de pruebas VHDL:
stop_...
Mi propósito es almacenar valores de 0 a 3.
Desde el punto de vista de la síntesis, ¿cuál de los siguientes será más eficiente en el área cuando se codifica en VHDL?
señal a: entero;
señal a: rango entero 0 a 3;
¿La primera opción ocupa...
Tengo una entidad VHDL genérica y tengo este código:
--- in testbench
const bits : integer := 13; -- number of bits
const pow: integer := 8192; -- 2^bits
const squared : integer := 67108864; -- pow^2
En donde paso esas 3 c...
Estoy viendo el componente de referencia de Digilent RS232 disponible en enlace para el Spartan 3E Kit de inicio. Comencé a armar un banco de pruebas, pero el código VHDL contiene un puerto 'inout'.
He estado buscando en el código del compo...
Estamos utilizando un fpga con recursos limitados, el IGLOO Nano, por lo que para implementar toda nuestra funcionalidad, necesitamos compartir un FIFO entre dos componentes diferentes de vhdl, que utilizan diferentes relojes.
La funcionalidad...
¿Qué herramientas de síntesis de VHDL admiten el VHDL 2008 fijo y flotante?
tipos de puntos descritos en vhdl.org/fphdl ? los
El sitio VHDL.org indica que "todos estos paquetes están diseñados para ser sintetizables en
VHDL-93 ". Qué herramient...
Estoy viendo un código VHDL y las siguientes líneas están presentes:
type obj_code_t is array(integer range <>) of std_logic_vector(7 downto 0);
y
OBJ_CODE : obj_code_t;
¿Qué significa el <> ?