Preguntas con etiqueta 'vhdl'

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pulso en el borde de un reloj diferente

Tengo un reloj que viene de un pin (GMI_CLK). Pasa a través de un PLL y se genera un nuevo reloj con 4 veces la frecuencia (Sys_CLK). Ahora necesito un pulso cada vez que se detecta un flanco ascendente del reloj original (Sys_valid). Estofunci...
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código vhdl: una codificación en caliente del estado

si estoy usando una codificación activa para los estados y quiero pasar de S0 - > S1 - > S2 - > S3 - > S0 Al parecer el siguiente código hace esto. Sin embargo, no estoy seguro de cómo funciona la parte de asignación de estado en...
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¿Es posible aplicar la restricción de rango STD_LOGIC_VECTOR de abajo hacia arriba?

Sé que las entidades pueden usar tipos de arreglos no restringidos (como STD_LOGIC_VECTOR ) en su lista de puertos, que se dimensionarán automáticamente para coincidir con la señal conectada en el mapa de puertos cuando se ejemplifiquen (y...
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MATLAB a conversión VHDL

Cómo convertir cualquier código MATLAB (archivo .m) a VHDL (código .hdl). Como tengo que usar mi código de procesamiento de imágenes en un kit FPGA. ¿Alguna solución? Método posible: usando el codificador hdl en forma simultánea, convirtie...
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¿Por qué Synplify out out mientras que Xilinx XST pasa sin problemas?

Tengo un proyecto con varios bloques de RAM de doble puerto inferidos. El código para esta memoria RAM de doble puerto es el siguiente: library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; u...
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¿Cómo compilo y uso mi propia biblioteca VHDL?

Estoy intentando crear una biblioteca de componentes en VHDL. Tengo muchos archivos de origen .vhd con diferentes componentes. Lo ideal sería poder crear una instancia de ellos en un diseño utilizando el mismo método que una biblioteca estándar...
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Cómo simular un programa VHDL sin FPGA

Quiero aprender VHDL, y me pregunto si puedo encontrar alguna herramienta que me permita simular un programa VHDL sin tener un FPGA. Hago una búsqueda en internet y encontré esta lista de simuladores de HDL, pero todavía no. saber cómo impleme...
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VHDL 'buffer' vs. 'out'

Me preguntaba acerca de la opción de i / o 'buffer' para las entidades en el lenguaje VHDL. Descubrí que mi código es mucho más limpio si uso la opción 'buffer' en lugar de 'out' en cualquier circunstancia en la que quiera actuar sobre la señal...
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Acceso a la memoria flash PCM en una placa Nexys 3

¿Cómo accedo al ram de PCM flash en una placa Nexys3 FPGA? Tengo un proyecto central de CPU T80 (Z80) simple que funciona con un módulo ROM Core Generator, pero no tengo suerte con el flash ram. El Manual de referencia de Nexys 3 sugiere el u...
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¿Cómo configurar mi editor favorito en ModelSim?

Quiero configurar mi editor favorito en ModelSim. El comportamiento predeterminado es que ModelSim utiliza su propio editor interno, que no me gusta. He buscado en Google y he buscado en el Manual del usuario de ModelSim. Me di cuenta de que:...