Estoy diseñando un teclado en VHDL. Todo funciona bien cuando se presiona una sola tecla. Estoy escaneando cada columna para una pulsación de tecla en una máquina de estado y cuando no se presiona ninguna tecla, que es la condición pin4pin6pi...
Soy completamente nuevo en el mundo de los FPGA y pensé que empezaría con un proyecto muy simple: un decodificador de 4 bits y 7 segmentos. La primera versión que escribí solo en VHDL (es básicamente un único select combinatorio, no es ne...
Quiero O los bits de un vector juntos. Entonces, digamos que tengo un vector llamado example(23 downto 0) y quiero O O todos los bits en otro vector, ¿hay alguna forma de hacer esto que no implique pasar example(0) or example(1) or ......
Sé de dos maneras en que una herramienta de síntesis sintetiza una variable VHDL:
Variable sintetizada como lógica combinacional
Variable sintetizada como un pestillo involuntariamente (cuando se asigna una variable no inicializada a una s...
Tengo un tablero Altera DE2 y trato de dibujar sprites. Estoy teniendo algunos problemas para implementar un búfer de pantalla.
Tengo una entidad de visualización que a una velocidad de 25 MHZ genera píxeles para la visualización vga.
Tení...
A primera vista, esperaría que el código fuente de VHDL a continuación se comporte como un registro de desplazamiento. En eso q, con el tiempo estaría
"UUUU0", "UUU00", "UU000", "U0000", "00000", ....
pero en su lugar, siempre es U d...
Estoy trabajando para mejorar y limpiar un gran diseño FPGA ya funcional que tiene un bus de datos de 64 bits. Una de las preguntas que surgieron es,
"¿deberíamos hacer la transición de todos nuestros autobuses a AXI4Lite / APB, o deberíam...
Estoy haciendo un proyecto de tesis. Necesito hacer una implementación FPGA de una red neuronal. Quiero implementar algunas funciones matemáticas, como una función exponencial.
¿Alguien sabe de algún buen libro sobre FPGA, VHDL o implementaci...
En el código vhdl para el contador síncrono, reemplacé la siguiente parte
process(clock)
begin
if(clock'event and clock='1')then
count <= count + 1;
end if;
end process
con
process(clock)
begin
if(clock='1')then...
Esta pregunta es una pregunta de seguimiento de la pregunta existente: " Cuando se usan pestillos mejor que las chanclas en un fpga que admita a ambos ".
Si el uso de pestillos en los FPGA se limita a situaciones más raras o no, ¿por qué los...