Preguntas con etiqueta 'vhdl'

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canalización MD5 VHDL

Estoy tratando de implementar una tubería MD5 de 3 etapas según este enlace . En particular, los algoritmos en la página 31. También hay otro documento que describe el reenvío de datos. Esto se hace en un FPGA (Terasic DE2-115). No hay esquem...
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¿Cuál es la diferencia entre las pruebas y la verificación?

Todos los libros de texto que he visto explican en gran medida el hecho de que test y verification son dos diferentes conceptos Sin embargo, ninguno de ellos proporciona una distinción clara (o lo suficientemente clara para mí, por fin). P...
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Cómo evitar pestillos durante la síntesis

Quiero diseñar un bloque de lógica combinacional utilizando VHDL, pero en ocasiones el resultado sintetizado contiene un bloqueo involuntario. ¿Qué pautas de codificación necesito seguir para evitar que el sintetizador infiera los latches?...
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VHDL: uso del operador '*' al implementar multiplicadores en el diseño

Los FPGA actuales se han incorporado en bloques DSP, los FPGA más recientes incluso se han construido en unidades de punto flotante compatibles con IEEE-754. Es posible crear una entidad / módulo DSP usando una GUI después de seleccionar los...
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¿Existen bibliotecas de código abierto para VHDL como lo hacen para C ++ o python?

Cuando me estoy acercando a un problema en C ++ o python, existen muchas bibliotecas que hacen el trabajo pesado de mi código. Estoy pensando en GNU GSL , BOOST , o FFTW para C ++, y NumPy o SciPy para python. En muchos sentidos, el hecho de q...
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Cuándo usar STD_LOGIC sobre BIT en VHDL

¿Cuál es la diferencia entre usar: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; y ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; ¿Cuáles son las limitaciones de usar BIT sobre STD_LOGIC...
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Cómo dividir 50MHz hasta 2Hz en VHDL en Xilinx FPGA

Tengo una placa FPGA Xilinx, con un cristal de 50MHz. Necesito dividir eso a 2Hz en VHDL. ¿Cómo hago esto?     
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¿Cómo llevar las señales internas de un módulo inferior a un módulo superior en VHDL?

¿Cómo puedo llevar las señales internas de mi código fuente VHDL a mi banco de pruebas para poder verlas como formas de onda? Yo uso Active HDL. Me gustaría saber si existe algún método independiente para lograr mi objetivo. Cualquier ayuda es a...
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diferencia entre RTL y verilog de comportamiento

¿Puede alguien decirme cuál es la diferencia entre RTL y el código de Verilog de comportamiento? ¿Existe una demarcación clara entre los diseños en estos dos niveles?     
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¿Esta función de multiplicación de vector-matriz en VHDL está en paralelo?

Tengo la siguiente función VHDL que multiplica una matriz mxn determinada a por un vector nx1 b : function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c...