Faltan dos semanas para completar mi primer curso de diseño de lógica digital para la universidad, y al parecer no va a haber un proyecto final, solo un tedioso examen final.
Así que, como haría cualquier estudiante curioso, examiné qué son r...
Estoy tratando de comenzar con DSP en mi tablero Spartan-3. Hice una placa AC97 con un chip de una placa base antigua, y hasta ahora lo hice para hacer ADC, multiplicar las muestras por un número < 1 (disminuir el volumen) y luego DAC.
Aho...
Tengo que diseñar una máquina de estados utilizando solo puertas NAND para la parte combinatoria y flip flops D para la lógica secuencial. Todo debería funcionar a un reloj de 1ghz / 53.
Ahora, antes de atacarme con "no haremos tu tarea por t...
Para el software, el libro Design Patterns es un conjunto de patrones para hacer cosas comunes en el software y proporciona información a los profesionales del software. terminología común para describir algunos de los componentes que necesita...
Estoy aprendiendo a usar un FPGA (placa de desarrollo de Papilio, que tiene un xilinx spartan3e, usando vhdl).
Necesito dividir un pulso entrante por un número (codificado).
Puedo ver 3 opciones, aproximadamente, como pseudocódigo (usando...
En los cursos de diseño lógico, todos aprendimos que es posible minimizar una función lógica, por ejemplo, utilizando un mapa de Karnaugh o el Quine – McCluskey algorithm . También aprendimos que los valores de "No importa" aumentan el potenc...
Quiero entender cómo las diferentes construcciones en el código VHDL se sintetizan en RTL.
¿Puede alguien decirme la diferencia entre la construcción If-Else y
Declaración de caso ¿las construcciones de un proceso en VHDL en términos de...
Estoy trabajando en un gran diseño de FPGA, y estoy muy cerca de los límites de recursos del FPGA que estoy utilizando actualmente, el Xilinx LX16 en el paquete CSG225.
El diseño también está casi completo, sin embargo, en este momento ya no...
Tengo una transformación de procesamiento de señal particularmente grande que necesita ser portada desde matlab a VHDL. Definitivamente requiere algún tipo de intercambio de recursos. Un poco de cálculo me dio lo siguiente:
512 pies de 64 pu...
En un artículo sobre FPGA con radiación intensa encontré esta frase:
"Otra preocupación con respecto a los dispositivos Virtex es la mitad de los pestillos. La mitad
Los cierres se utilizan a veces dentro de estos dispositivos para inter...