¿Hay algún código VHDL 93 o 2002 que sea incompatible con VHDL 2008?
En otras palabras, si tengo un montón de archivos creados para estándares vhdl más antiguos, ¿funcionará bien una simulación / compilación de 2008?
Expresado de manera di...
Estaba planeando aprender un HDL (preferiblemente verilog ya que tengo que tomar un curso en él en los semestres siguientes). Mi plan inicial fue aprender primero la sintaxis y luego implementar todos los sistemas digitales que estudié en mi cur...
Soy consciente de que diferentes compañías tienen diferentes definiciones para los títulos de trabajo, pero en general, ¿es "diseño lógico" lo mismo que "diseño de circuito digital"?
¿Alguien puede explicar por qué el sumador de Carry-Skip tiene la misma ruta crítica que el sumador de Carry-Ripple normal? Mi libro de texto dice que la ruta crítica se produce cuando el acarreo se genera en LSB y luego se propaga a través del...
Estoy tratando de hacer que un simple MACC funcione, pero hace cosas inesperadas.
La multiplicación no funciona. 00001 * 00001 salidas 00000
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.A...
¿Hay diferencias entre
(x downto y) and (y to x)?
¿Dónde deberíamos usar (x abajo a y)? La misma pregunta es para (y hasta x).
Notación: xey son enteros
En muchos bancos de prueba veo el siguiente patrón para la generación de reloj:
process
begin
clk <= '0';
wait for 10 NS;
clk <= '1';
wait for 10 NS;
end process;
En otros casos veo:
clk <= not clk after 10 ns;...
Actualmente estoy involucrado en un proyecto universitario para implementar un procesador de un conjunto de instrucciones existente. La idea es que al final del proyecto pueda sintetizar este diseño y ejecutarlo en un FPGA. Todo va bien hasta ah...
Estoy comenzando con la codificación VHDL y he hecho un procesamiento básico de imágenes en mi placa de desarrollo.
Me he dado cuenta de que la mayoría de las placas de desarrollo FPGA a menudo usan DRAM (SDRAM, DDRAM) como RAM.
Por ejemplo,...