Procedente de un entorno informático, me pregunto para qué se utiliza el visor de formas de onda en un simulador VHDL. De Wikipedia :
Una vista de forma de onda permite que un diseñador de IC vea las transiciones de señal
Con el tiempo...
Estoy escribiendo un restablecimiento para un statemachine vhdl que tiene una señal entera, que se inicializa en el segundo estado del statemachine. Sin embargo, para que esté completo (asigne cada señal para evitar los latches), me gustaría asi...
Background
Estoy diseñando una interfaz en VHDL que se conecta a una señal bidireccional. Sin embargo, mi experiencia en la dinámica del diseño de hardware es limitada. Lo que tengo en este momento es el siguiente: Dentrodelcuadrorojoestáloque...
¿Cuál es el significado de la siguiente advertencia (presentada por Quartus)?
Warning (10445): VHDL Subtype or Type Declaration warning at someFile.vhd(32): subtype or type has null range
La línea de código ofensiva es:
-- Drive unused l...
¿Cómo deben comentarse una entidad y una arquitectura en VHDL para que se utilicen mejor con Doxygen?
Estoy tratando de usar Doxygen para generar documentación útil para mi VHDL, pero no estoy seguro de cuál es la mejor manera de comentar qué...
Hola chicos, estoy tratando de traducir el código VHDL a Verilog, sin embargo, no funciona aunque se vean bastante iguales. No obtengo errores, sin embargo, no funciona con Verilog one, pero funciona con VHDL one. ¿Pueden ayudarme, por favor, a...
Quiero implementar un búfer de tres estados para un vector de entrada, activado por un vector de habilitación, donde cada bit del vector de habilitación habilita el bit correspondiente del vector de entrada.
Algo así, pero con múltiples bits...
El paquete contiene las siguientes líneas:
entrada de archivo: TEXTO está en "STD_INPUT";
SALIDA de archivo: el TEXTO sale "STD_OUTPUT";
Por alguna razón, estos me recuerdan los flujos de entrada y salida estándar de mis lecciones en lengu...
Quiero obtener resultados de consumo de energía para mi diseño que está escrito en VHDL usando un archivo de cambio de valor (VCD). Probé la herramienta eléctrica Xilinx y las herramientas eléctricas Cadence. Lo que observo es que si lo simulo p...
Estoy tratando de conectar el divisor de reloj generado por el Generador CORE al receptor I2S y al transmisor I2S en Spartan 6. La PLL_BASE se conecta a través del módulo ODDR2, según se recomienda. Tanto el receptor como el transmisor funcionan...