Estoy desarrollando el emulador TS-CAN1 en ATF1508AS de Atmel. Una parte de una aplicación es un decodificador de dirección implementado de la siguiente manera (solo quedan partes interesantes):
library ieee;
use IEEE.std_logic_1164.all;
use I...
Estoy tratando de aprender VHDL. Escribí este código para hacer una convolución, pero no funciona: la salida no cambia de 0 cuando lo ejecuto. Intenté agregar un reloj, pero tampoco funciona (¿necesito uno?). ¿Qué pasa?
library IEEE;
use IEEE....
Me estoy enfocando en el proceso de multiplicar dos números Qm.n y generar una respuesta del mismo ancho.
Como ejemplo, pretenderé que tengo un número Q2.5 de 8 bits. Entiendo que este formato puede representar un número en el rango de -4 a 3...
Quiero atenuar una señal entrante (número de signo de 16 bits entre -1 y 1) en una cierta cantidad (digamos 0,8), es decir,
incoming = incoming * 0.8
Donde entrante es una señal:
signal incoming : std_logic_vector(15 downto 0);
Pero e...
Tengo que integrar un oscilador de reloj dentro de mi bloque lógico para propósitos de diseño. No es una opción dejar este bloqueo y solo traer el puerto del reloj. ¿Hay alguna manera de definir una red interna como un reloj para otros submódulo...
Escribir un valor en la RAM es una pequeña parte de mi proyecto, todo funciona, pero no puedo explicar nada relacionado con la RAM / temporización digital.
Escribiré una descripción con respecto a la imagen que agregué.
macc_out va a data...
Me gustaría pasar, desde el archivo TCL que está al mando de la herramienta Diamond de Lattice, algunas opciones a la herramienta de síntesis Synplify.
Por ejemplo: es posible establecer un valor del genérico VHDL en el nivel superior en la G...
Estoy trabajando con el chip FPGA Spartan 2 XC2S50 en la placa Xilinx
Hay un problema en mi diseño que aumenta la cantidad de LUT usadas
y esta es la biblioteca de utilidades:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
package Utility i...
Empecé a leer acerca de las asignaciones de Bloqueo y No Bocking con referencia a verilog. Pero cuando cambié a VHDL es confuso.
Lo que sentí es que, en VHDL, aparte de diferenciar visualmente la asignación de la variable y la señal, no hay i...
Estaba intentando diseñar un TFF en VHDL.
Escribí el siguiente código
library ieee;
use ieee.std_logic_1164.all;
entity TFF is
port(
T: in std_logic;
clk: in std_logic;
Q, Qn: out std_logic
);
end entity;
architecture behavio...