¿Cómo se deben comentar los entites y las arquitecturas en VHDL?

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¿Cómo deben comentarse una entidad y una arquitectura en VHDL para que se utilicen mejor con Doxygen?

Estoy tratando de usar Doxygen para generar documentación útil para mi VHDL, pero no estoy seguro de cuál es la mejor manera de comentar qué.

  1. ¿Debe comentarse la entidad para describir cada señal, su tamaño, su función, su tipo? ¿O como una caja negra?
  2. ¿Se debería comentar la arquitectura como una caja negra? ¿Algo que entra, algo que sale? ¿O debería resumirse cada línea (mencionable)?
  3. ¿Deben la arquitectura y la entidad tener la misma descripción?
  4. ¿Qué tal 3. si tengo varias arquitecturas que usan la misma entidad?

Para todo lo que puedo ver, doxygen ignora los comentarios dentro de las arquitecturas, así que para 2. ¿esto posiblemente debería tenerse en cuenta?

    
pregunta Fredrik

1 respuesta

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En VHDL y en todo, nunca hay demasiados comentarios. Los comentarios ahorran mucho tiempo cuando otra persona necesita continuar su trabajo, o interconectarse, o simplemente entenderlo. Por lo tanto, cada entidad, señal y proceso necesita ser explicado.

También hay otras convenciones, como nombrar y hacer que su código sea lo más claro posible al sangrar, alinear el puerto de la entidad, etc.

[EDITAR]

Es necesario explicar el módulo completo (entidad + arquitectura): para qué sirve, cómo funciona, cómo interactúa con otros módulos. Luego puede especificar la unidad de desarrollo del programa, el archivo, el dispositivo y el autor del módulo. Puede incluir un historial, y qué herramientas utiliza para la simulación, síntesis, enrutamiento, cuánto tiempo debe simular.

Para la entidad, explica para qué sirve y cómo funciona.

    
respondido por el Subert

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