Generando un reloj de 48kHz para DSP

Question

Generando un reloj de 48kHz para DSP

#1 de markt (2 votos)
#2 de Jonathon Reinhart (0 votos)

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Estoy trabajando en un sistema basado en Microblaze. Estoy usando FSL para transferir datos directamente desde un núcleo de controlador AC'97 a mi núcleo DSP personalizado. Los buses FSL están sincronizados con el reloj del sistema de 125MHz. Los componentes DSP se han diseñado teniendo en cuenta un reloj de 48 kHz (la velocidad de muestreo del códec).

¿Cómo hago para sincronizar las muestras a través de los componentes DSP a 48kHz?

El bus FSL es esencialmente un FIFO, que señala cuándo hay datos disponibles para que el esclavo los lea. A través de un poco de experimentación, veo que las muestras llegan a aproximadamente 48 kHz (estaba usando una interrupción del temporizador en uBlaze para monitorear esto, de ahí el "aproximadamente"). ¿Hay alguna manera de que pueda generar un "reloj" sensato a partir de este hecho, y también permitir que XST comprenda los requisitos de tiempo de lo que estoy haciendo?

vhdl dsp

pregunta Jonathon Reinhart

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Como markt sugirió , la solución es reloj gating .

He colocado todo mi código de proyecto en GitHub . Puede ver dónde manejo las transacciones del bus FSL .

El diseño completo permanece en el dominio de reloj del sistema de 125 MHz, pero se utiliza una señal de habilitación de reloj en todos los DSP. Como esto sucede en cada muestra, nombré esta señal samp_ena . Uso de la muestra:

process (sys_clk) is
begin
   if rising_edge(sys_clk) then
      if samp_ena = '1' then
         -- Register new sample
      end if;
   end if;
end process;

Estoy generando esta señal samp_ena en mi máquina de estado de transacción FSL. Un ejemplo:

case fsl_state is
   -- ...
   when FSL_SREAD =>
      if (FSL_S_Exists = '1') then
         new_sample <= FS_S_Data;
         samp_ena <= '1';
         fsl_state <= FSL_MWRITE;
      end if;
   -- ...
end case;

-- Pulse samp_ena for one sys_clk only
if (samp_ena = '1') then
   samp_ena <= '0';
end if;

respondido por el Jonathon Reinhart

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score 2 · Accepted Answer

Registre el DSP a 125MHz, pero aplíquele una señal de "habilitación de reloj" que se activa por pulsos cada 2604 relojes a 125MHz; Eso le dará una tasa de DSP de 48,003Hz, dentro del error que puede esperar en el reloj original.

Generando un reloj de 48kHz para DSP

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