problemas de migración de FPGA de Quartus

Parece que podrías estar usando un pin de entrada para el reloj que no es un pin con capacidad de reloj. Eche un vistazo a la hoja de datos y asegúrese de estar usando un pin de reloj válido. Esta es una de las pocas cosas en un FPGA que realmente debes tener en cuenta para determinar qué pin estás usando. Básicamente, se pueden colocar otras señales donde sea más conveniente, pero los relojes deben estar conectados a pines capaces de impulsar las redes de reloj y los PLL.

Sin embargo, no estoy seguro del segundo error. Consulte: enlace . Podría ser un problema de enrutamiento del reloj si el reloj no pasa por la red de reloj adecuada.

Tu primer error ya fue resuelto por Alex y Dave. La explicación para el segundo error es un poco más sutil.

Cada bloque de matriz lógica (LAB) tiene un cierto número de "señales de control"; lo más común es que los relojes, pero también se reinician y borran. Estas señales se distribuyen comúnmente entre los recursos de enrutamiento "globales" (a veces llamados recursos de enrutamiento de "reloj"), por lo que los LAB están optimizados para incorporar todas las señales de control que necesitan de los recursos de enrutamiento globales.

También puede también alimentar señales de control a través de enrutamiento local, pero solo hasta cuatro de ellas por laboratorio. Así es como se construye el hardware.

La razón por la que está viendo este error cuando elimina el PLL es más probable porque esencialmente está convirtiendo las señales de control de las señales globales (los PLL solo pueden alimentar a los globales) en señales locales. Si encuentra un lugar mejor para colocar los PLL, el error debería desaparecer.