Hice mi primer diseño en VHDL con arctgs y sums y ahora estoy tratando de sintetizarlo en un FPGA.
Sin embargo, antes de eso necesito entender más sobre:
¿Puede alguien darme algunas pautas por favor?
No descubre cuántos ciclos toma, diseña eso en el circuito.
Usted establece su objetivo de velocidad máxima de reloj a través de una "restricción de tiempo" (término de búsqueda útil), y la herramienta de síntesis intentará lograrlo, o informará qué bits del circuito no cumplen con ese tiempo. Si está utilizando un diseño síncrono adecuado, no habrá una velocidad mínima.
Si hay fallas, reescriba esos bits para que sean más rápidos; si es necesario, agregue un ciclo de reloj y divídalos en ambos ciclos.
Si cumple sus objetivos de velocidad con facilidad, Place & Route continuará sin problemas. Si no lo hacen, vuelves al mismo bucle de nuevo.
La síntesis de diseño se divide principalmente en 3 pasos: síntesis, mapeo y lugar y ruta.
La síntesis puede indicarle demoras estimadas y calcular una frecuencia de reloj. Pero la frecuencia real solo se conoce después del lugar y la ruta (si la herramienta conoce los retrasos del cableado).
Para hacerlo, la herramienta (analizador de tiempo estático - STA) necesita un conjunto de restricciones de tiempo. Después del análisis, la herramienta sabe si su frecuencia de reloj deseada puede funcionar de manera segura.
La cantidad de ciclos de reloj necesarios para un cálculo depende de su algoritmo / código VHDL.
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