En VHDL rising_edge se utiliza para detectar la transición de la señal del cero lógico al lógico uno. En casi todos los códigos de muestra vhdl a los que he referido, rising_edge solo se usa para detectar el cero lógico a la lógica de una tran...
Estoy codificando para un acelerador y un velocímetro. Actualmente estoy tratando de evitar que el velocímetro y la transmisión disminuyan por debajo de 0 y permanezcan en 0. Creo que puedo crear sentencias if que lo mantendrán por encima de 0,...
Estoy escribiendo un paquete para agregar funciones y tipos de soporte para crear un filtro FIR. En la función mult , estoy tratando de multiplicar dos tipos firmados, que deberían ser compatibles en la biblioteca IEEE.numeric_std ....
Tengo una IP personalizada creada con 2 pines de salida (en1_out y dir1_out)
¿Puedo saber cómo asignar estos dos pin al pin PMod en FPGA (pin Y11 y pin AA11)? He intentado abrir el diseño elaborado y en los puertos de E / S no puedo encont...
Me encuentro usando una función que devuelve la cantidad de bits necesarios para representar mucho un valor entero en mis diseños.
Defino esta función en cada uno de mis módulos:
function int_width(value: integer) return integer is
begin...
Estoy escribiendo un código VHDL para un MIPS32. Mi idea es que para fines de simulación, el banco de pruebas reemplazará la memoria de instrucciones con un modelo de comportamiento que leerá las instrucciones del programa de un archivo ASCII es...
Primero, publiqué una pregunta similar en el foro de usuarios de CPLD / FPGA, sin embargo, no parecen estar tan activos como StackExchange. Por lo tanto, espero que me ayude a seguir adelante con los CPLD y que también sea una información útil p...
Tengo un código VHDL que tiene la siguiente definición de señal:
signal hcount : integer range 0 to 235;
Esto se usa como un contador en todo mi sistema (por lo que creo que debe continuar como un entero y no ser declarado como un std_logi...
¿Cuál es la diferencia entre constant s y attribute s en VHDL?
Sé que ambos pueden declararse y luego asignarse un valor dentro de la instalación. Hay algunos atributos predefinidos. Se accede a los atributos con ' . Tanto...
Me pregunto por qué la primera asignación de una señal de reloj en VHDL no funciona como la segunda. Apreciaría cualquier explicación sobre el comportamiento de simulación de la sentencia de asignación con retraso. Gracias.
Primera versión: (...