Tengo un componente que tiene una señal de matriz muy grande (un par de kilobits) y actualmente escribo y leo en solo un componente. He comprobado en Vivado si esto usa demasiados recursos, y no lo hace. Mi pregunta es que quiero tener un subcom...
Estoy tratando de simular un flip-flop D usando el código VHDL que compilo y ejecuto usando GHDL y luego trazo la forma de onda usando GTKwave.
El problema es que mi maestro me dijo que, al usar flip-flops D, si el reloj y la señal de datos a...
Estaba implementando un circuito simple en un FPGA usando Quartus (6 elementos lógicos) y noté que el bloque que contiene las 6 celdas está ubicado cerca del perímetro.
¿Es este un criterio general? ¿La colocación en la frontera puede ayudar a m...
Me gustaría tener algo genérico de longitud variable en mi entidad, sin embargo, parece que la dirección del rango predeterminado es to lo que colisiona con los rangos de señales internas que se declaran con downto .
entity my_ent...
Las declaraciones if-else y case son equivalentes. Quizás sea más fácil leerlo más tarde cuando tenemos muchas posibilidades de ser verificadas.
Se supone que un condicional infiere mux en hardware. Sin embargo, existe una diferencia entre te...
Sigo recibiendo este error cuando genero el flujo de bits en mi código VHDL. No estoy seguro de por qué no funciona, creo que tiene algo que ver con el archivo de restricción o el módulo inferior. Mi código es similar a mis compañeros de clase,...
Es la primera vez que codifiqué en VHDL y corrí a un problema que no tengo ni idea de cómo resolverlo. Cuando intento compilar mi código en modelsim, me da "No hay entradas factibles para Subprograma rising_edge" . Aquí está mi código.
librar...
Estoy haciendo un diseño en vhdl para FPGA. Tengo un diseño de nivel superior que consta de 3 componentes: divisor de reloj, Module_1 y Module_2. La entidad de nivel superior tiene un puerto de entrada de reloj. Este reloj está dividido por el d...
Cuando implemento una máquina de estado "segura" en Quartus, ¿cuál es la diferencia entre una máquina de estado normal / insegura?
Editar: Y esto es lo mismo que:
case state is
...
when others =>
nextState <= idle;
end...
¿Es cierto que se pueden pasar boolean, enteros y sus subtipos, así como std_logic_vectors como genéricos a una entidad VHDL?
¿Esta lista también incluye tipos de enumeración, que están definidos por el usuario, es decir, describen una enumer...