Tengo una memoria (banco de registros), este banco tiene 255 registros de que cada registro contiene un número de 16 bits, el tipo de registros es STD_LOGIC_VECTOR pero no hay problema si los convierto a enteros
Quiero mostrar un gráfico de h...
Según el paquete denominado Estándar en VHDL, la cadena se declara realmente como una matriz de tipo de carácter donde el tipo de carácter en sí también se define dentro del paquete.
Siempre que complete una cadena con datos que luego se escr...
En este momento estoy tratando de usar MCP3008 como un ADC, pero por alguna razón no convierte la salida correctamente. (Un proyecto para principiantes).
Le proporciono un 3.3 V = vref = Vdd = ch0
Pero mi salida parece que nunca se convier...
Tengo una entidad dentro de dicha entidad que declara un componente y, por supuesto, necesito establecer el mapa de puertos en el componente.
básicamente he hecho algo como
port map (x => '0' & signal_id, ...
digamos que...
Tengo un gran diseño VHDL con cientos de señales internas. Necesito ejecutar una simulación de la misma durante mucho tiempo en GHDL y, en base a una ejecución de prueba corta, el volcado de VCD resultante sería de ~ 50GB para la ejecución compl...
Usando Vivado 2015.2, VHDL.
Recibí una advertencia "[Synth 8-1565] real para el puerto formal b no es un nombre estático ni una expresión estática global"
ADD1: Adder_32_33
PORT MAP (
A => a1,
B => a1&"0", -- warning here
CLK => c...
Considere el siguiente diagrama de estado donde las entradas son c y v . El sistema también recibe un reloj de alta frecuencia clk , aproximadamente 50 MHz.
Comosemuestraeneldiagrama,laprimeraentradaseusaparaavanzaraladerec...
Me pregunto si hay algún tipo de indiferencia en Verilog (o VHDL) donde pueda decir, use la señal A o la señal B, realmente no me importa porque serían funcionalmente equivalentes, solo ¡Haz tu mejor esfuerzo, buena suerte!
Ejemplo :
module...
He creado una megafunción de ROM con el Administrador de complementos de MegaWizard. Esto creó un nuevo archivo que nombré rom.vhd.
Mi código:
library ieee;
use ieee.std_logic_1164.all;
entity first is
port(
PC: in STD_LOGIC_VECTOR(7 downt...