He estado trabajando en este problema durante un par de días y todavía no puedo resolverlo. Me pregunto si alguien me puede ayudar con esto.
Solo puedes enfocarte en el proceso de video en la parte inferior del código a continuación. En cada lí...
Necesito que se realice una operación de desplazamiento a la izquierda en VHDL. La entrada es de 24 bits y la cantidad de desplazamiento es de 16 bits como máximo.
Las operaciones de desplazamiento a la izquierda de n son sinónimos de multipl...
EDITAR:
Estoy trabajando con una tabla de búsqueda que se genera en tiempo de compilación .
Es este código de tiempo de compilación:
porque sinus_table es una constante
o porque cualquier cálculo anterior a begin es...
Tengo una simulación que simplemente toma una dirección como entrada y 64 ciclos de reloj más tarde, simplemente la envía a otro puerto. Por alguna razón, cuando registro los datos de salida, no se retrasa por un ciclo de reloj (vea la forma de...
Así que creé una variable compartida en un código puramente no sintetizable.
Al compilar ModelSim genera una advertencia:
(vcom-1236) Las variables compartidas deben ser de un tipo protegido.
¿Por qué es una advertencia y no un erro...
Actualmente estoy trabajando en un diseño de hardware como parte de mi proyecto en verilog.
Soy plenamente consciente de que usualmente usamos los registros para romper la ruta de datos, lo que a su vez nos ayuda a lograr el cierre de tiempo. Si...
Estoy sintetizando un diseño bastante grande en Xilinx ISE 14.4 y me gustaría excluir ciertos módulos de la optimización. ¿Es eso posible?
El diseño que estoy sintetizando es el microprocesador LEON3. He modificado la tubería de la Unidad Int...
si incluyo la biblioteca numeric_std.vhd
(la implementación está aquí enlace ) puede ver que el operador *, + (como instancia se implementan de la siguiente manera)
Suma sin firmar
function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) ret...
Estoy tratando de usar un búfer de pantalla para almacenar, cambiar y enviar los bits de un video a la interfaz de transmisión DVI.
Estoy usando el kit de desarrollo Altera Cyclone III.
Estaré usando 1440x900 @ 60Hz como resolución, por lo...
Estoy tratando de hacer un flip-flop JK en un entorno ActiveHDL.
Quiero hacerlo con puertas lógicas.
Debería verse así:
Esteesmicódigo:--nand3.vhdlibraryieee;useieee.std_logic_1164.all;entitynand3isport(A,B,C:instd_logic;D:outstd_logic);...