Estoy sintetizando un diseño bastante grande en Xilinx ISE 14.4 y me gustaría excluir ciertos módulos de la optimización. ¿Es eso posible?
El diseño que estoy sintetizando es el microprocesador LEON3. He modificado la tubería de la Unidad Integer para implementar la redundancia modular triple. El problema es que los registros adicionales que he agregado se están eliminando de nuevo por la optimización.
Parece que hay una opción de síntesis global "eliminar registros equivalentes". He intentado desactivar esto y funcionó para el módulo que he modificado. Pero tal vez esto podría llevar a algún comportamiento extraño en otros módulos. Así que realmente me gustaría activar estas opciones solo para el módulo que modifiqué.