Preguntas con etiqueta 'vhdl'

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Sumador Ling vs clásico CLA ¿cuál es la diferencia?

Estoy practicando en el diseño de unidades vhdl con algún algoritmo aritmético de computadora "complejo". Acabo de implementar la siguiente unidad CLA a continuación. Estoyleyendo esto libro , página sección 6.3 página 97, deseo implementar...
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Xilinx ISE Evita el recorte de la CPU

Estoy creando una CPU personalizada y me gustaría que fuera programable sobre la marcha en lugar de un código duro en VHDL. El problema que tengo es que sin el código inicial para que se ejecute la CPU, el ISE recortará grandes cantidades de mi...
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Solución de problemas de salida de audio en Nexys 2 (FPGA)

Recientemente he comprado el módulo PMOD AMP1 de digilent para usar con mi Nexys 2. Cuando programo el proyecto de demostración y conecto los auriculares o los altavoces a la salida de auriculares Puedo escuchar un tono de tono extremadamen...
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VHDL y cómo funcionan

Lo siento si esto se ha preguntado antes y sé que es una respuesta tan amplia, pero estoy confundido acerca de algunas partes de VHDL. La parte que me confunde es si el VHDL va a la plataforma o ¿es simplemente un prototipo de cómo funcionará el...
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¿Cómo puedo ver, depurar o analizar los datos que se ingresan en mi FPGA?

Estoy trabajando con un Xilinx Spartan6 en Tablero Nexys3 de Digilent . Tambiénhecompradosu PmodMIC para que pueda intentar obtener algo de audio datos en mi tablero para realizar algún procesamiento de señal. ElPmodMICtieneunaconexiónSP...
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¿Por qué no se está inferiendo este decodificador como una LUT?

Estoy intentando modelar una pila que tiene operaciones de inserción y apertura. entity stack_256x16 is Port ( push : in std_ulogic; pop : in std_ulogic; dout : out std_ulogic_vector (15 downto 0); din : in...
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representación de palabras clave

Aquí hay algunas representaciones de declaraciones VHDL simples. Sintetizando Y <= A and B ; resultados en "Pág. > Sintetizando A <= B or C ; D <= A and E ; resultados en: O entrada de pu...
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¿Cómo transmito una señal de FM desde el puerto VGA_R en el DE2-115?

La mejor referencia para mi pregunta sería este video de youtube: enlace Estoy tratando de hacer exactamente lo que hicieron con los siguientes recursos: Matlab 2013a con HDL Coder y varios otros paquetes El tablero FPGA DE2-115 una...
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Cómo reducir la demora del proceso usando VHDL en xilinx

Para el código que escribí, estoy dando mis 19 muestras de una señal sinusoidal al pegarlas en el banco de pruebas, estoy usando un proceso en el código donde hago todos los cálculos que quiero hacer, pero en el simulador Se está demorando mucho...
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VHDL aumentar disminuir valor entero

He creado un proyecto que tiene un contador "contador" = entero. Necesito aumentar / disminuir un valor entero presionando los botones. El progreso tiene 2 entidades, la entidad 1 debería aumentar. el valor y la entidad 2 deberían disminuir el v...