Básicamente tengo una línea como esta en un código vhdl.
entity my_entity is
port(x : in std_logic_vector;
y : in std_logic_vector;
...);
end entity my_entity;
architecture arch of my_entity is
-- declarations...
sign...
Necesito dividir un entero por un entero en un ciclo de reloj. ¿Cómo debería hacer esto? Tengo una función que encontré en Internet, pero siempre devuelve una.
function divide (a : unsigned; b : unsigned) return integer is
variable a1 :...
Tengo un ispGAL22LV10C que estoy intentando programar. Escribí y sinteticé el VHDL en ispLEVER Classic, pero parece que no puedo descubrir cómo crear asignaciones de pin. Falta algo de documentación sobre esto, ¿cómo podría hacer esto? Parece qu...
Actualmente estoy diseñando un microcontrolador mips para una clase. Ahora estoy trabajando en la unidad de control para el microprocesador y me pregunto si debería usar la minimización frente al uso del control de flujo (si es el caso).
¿La...
Diseñé un circuito digital que, en total, tiene entre 27 y 30 compuertas. Construir ese circuito en la vida real utilizando un IC de la serie 74 significaría utilizar muchos chips de orificio pasante / SMD, lo cual no sería factible, ya que me g...
Estoy escribiendo código VHDL para un filtro que deseo implementar en un FPGA Spartan 6. Cuando intenté ejecutar un banco de pruebas para mi código, uno de los procesos ingresó en un bucle infinito, así que agregué una declaración de espera ante...
Estoy tratando de implementar implementación estructural de contador de anillo.
Me sale este error:
ERROR: Xst: 528 - Fuente múltiple en la unidad < ringcounter > en la señal < count < 3 > & gt ;; esta señal está conectada a...
Este código si está compilado tiene un error aparece con el símbolo (k). Necesito implementar este bloque simple. k (que representa la cantidad de retraso) vendrá a mi bloque del bloque anterior.
library ieee;
use ieee.std_logic_1164.all;
enti...
Objetivo & Datos
Estoy tratando de hacer un controlador VGA en una Spartan 6 (tarjeta Micro Mojo integrada) para mostrar algo simple como la bandera francesa en un monitor LCD, en 640x480 8 colores. Vivo en Europa y el monitor es 16:10 si...
architecture rtl of goodFFstyle is
signal q1 : std_logic;
begin
process (clk)
begin
if (clk'event and clk = '1') then
if (rst_n = '0') then
q1 <= '0';
else
q1 <= d;
end...