Tengo 5 estados: inactivo, estado1, estado2, estado3, estado4. Algunas veces necesito pasar al modo inactivo según mi diseño, y cuando vuelvo del modo inactivo, no quiero comenzar desde el principio, quiero comenzar desde el último estado en el...
La expresión que se me ocurrió con este circuito es A'B + A'CD + C, ¿cambiaría la salida a AB '+ AC'D' + C 'ya que está invertida? ¿Estoy asumiendo que la entrada de D complementa y cancela? ¿Cuál sería realmente la expresión lógica? Estoy confu...
Estoy intentando implementar el módulo del controlador como un FSM usando VHDL, a continuación está el código
entity controller is
Port (
reset : in STD_LOGIC;
clk : in STD_LOGIC;
ring_k_1 : in STD_LOG...
Estoy intentando crear un módulo con VHDL para mi DE2 donde lo fácil ("Hola mundo") es casi imposible. El fundamento es que estoy tratando de ejecutar Hello World:
enlace
enlace
Y ahora estoy siguiendo la instrucción que no funciona...
No entiendo mis errores en QSys, ¿puedes ayudarme? Estoy tratando de pasar por este ejercicio:
enlace
En Qsys, cuando conecto los componentes, aparece el siguiente error quejándose de las conexiones que las instrucciones no dicen cómo reali...
¿Cómo puedo conectar sumadores completos para formar un sumador de ondulación de acarreo?
Esto es lo que tengo hasta ahora.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic funct...
Sigo recibiendo el siguiente error cuando voy a implementar mi diseño en Xilinx ISE:
ERROR:NgdBuild:604 - logical block 'dcm' with type 'DCM_BASE' could not be
resolved. A pin name misspelling can cause this, a missing edif or ngc file,...
Estoy trabajando con un chip de expansión de E / S SPI MCP23S17 en un proyecto VHDL en mi Basys 2 .
A primera vista, pensé que esto era solo una simple interfaz SPI en la que ponía baja la selección de chip y me proporcionaría los datos en...
Recibo un error de sintaxis cerca de data0_sim en el siguiente código: nuevo en vhdl y confuso, ya que creo que esto debería funcionar:
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library unisim;
use unisim.vcomponent...
Estoy intentando escribir una máquina de estado muy simple que implementa un bloqueo de combinación.
El código es: Switch1 - > Switch2 - > Switch3 - > Switch4
Me doy cuenta de que es el Switch 7, 6, 5, 4 en consecuencia en el códi...