He implementado un receptor / transmisor UART (8 bits) en VHDL para usar en un FPGA Digilent Nexys 3. Hasta ahora he logrado leer las entradas en un FIFO, procesar cada byte individualmente y escribir el byte por byte en otro FIFO para su transm...
No tengo experiencia previa con VHDL y el profesor me da la mayor parte del código.
Estoy intentando comunicarme con un acelerómetro ADXL362 utilizando SPI en un Xilinx Sparten 3E. Por lo que puedo entender del esquema RTL del ADXL362, necesi...
Estoy diseñando un filtro de interpolación personalizable y estoy buscando la mejor manera de pasar los coeficientes (en lugar de puntos de apoyo) al filtro. A continuación verá la implementación actual.
package lin_interpol_filter_unsigned_pa...
Tengo un problema estúpido y no entiendo cómo puedo resolverlo. En mi diseño estoy usando un detector de borde ascendente. El problema es que ActiveHDL no lo simula de la manera que espero. El código VHDL es:
process (clk_i, rst_i)
begin
i...
Considerando las variables a y b como STD_LOGIC_VECTOR (31 DOWNTO 0) tenemos a + b como resultado de 33 bits;
¿Cómo podemos obtener 32 bits de esto?
¿VHDL tiene algo como (a+b)(31 downto 0) o deberíamos a...
He intentado diseñar un receptor RS-232 con un enfoque FSM. Admito que no tengo una comprensión muy completa de VHDL, por lo que he estado trabajando en el código sobre la marcha y aprendiendo sobre la marcha. Sin embargo, creo que he golpeado u...
Estoy desarrollando un circuito sistólico parametrizado en VHDL, usando genéricos. Exhibe regularidad en 2 dimensiones.
Estoy a punto de sintetizarlo en Xilinx FPGA. Sospecho que vale la pena informar al sintetizador lógico sobre esta regul...
Tengo lo que creo que es una implementación de trabajo para encontrar la suma de dos vectores firmados de 32 bits (std_logic_vector) en los que elegí expandir el resultado para tener siempre 33 bits a fin de preservar el bit de signo y poder Com...