En VHDL, ¿cómo puedo obtener una frecuencia de reloj de 40 MHz si mi reloj interno es de 50 MHz? Sé cómo dividir la frecuencia por números enteros, pero este caso se está dividiendo por 1.25. Estoy usando esto para VGA, así que creo que es impor...
Estoy acostumbrado a escribir el siguiente proceso que reaccionará en el borde ascendente de CLK (secuencia de comandos 1):
X: PROCESS(CLK)
BEGIN
IF RISING_EDGE(CLK) THEN OUTPUT <= CLK AND VAR;
ELSE NULL;
END IF;
END PROCESS X;...
¿Existe una herramienta que genere diagramas de estado a partir del código VHDL? También hay una forma fácil de sangrar el código VHDL como en Visual Studio si presiono ctrl + i it sangra.
Quiero implementar un temporizador 555. Estoy buscando herramientas preferiblemente GRATUITAS. Miré ciertas herramientas que tienen GUI donde puedo seleccionar y eliminar transistores que me parecen tediosos. ¿Hay algún lenguaje que pueda usar p...
Estoy intentando crear un bloque en VHDL que se enviará a la secuencia de salida de unos y ceros (código de señal) pero no puedo avanzar. El código se compila, pero en la simulación la salida no reacciona como esperaba, sigue enviando ceros. El...
Como dice el título, me gustaría conectar un controlador CAN SJA1000 a un FPGA Xilinx Spartan6.
El SJA1000 tiene una dirección compartida de 8 bits y un bus de datos con una señal de latch de dirección y luces estroboscópicas de lectura y esc...
Estoy diseñando un controlador VGA en VHDL y para la memoria de video decidí usar memoria SRAM . Para administrar la RAM, creé un controlador que debe estar conectado con el controlador VGA. Hasta ahora siempre he programado con lenguajes secue...
Estoy siguiendo el curso De NAND a Tetris , pero en lugar de usar el software del autor, estoy tratando de programar directamente un Spartan 6 FPGA . Ahora estoy resolviendo el ejercicio ALU y terminé escribiendo el siguiente código ( descar...
Tengo UN multiplexor n-to-1 y estoy tratando de asignar sus n puertos de entrada desde otro componente que tiene n puertos de salida. ¿Cómo puedo hacer esto?
A continuación se muestra mi código y los errores.
He omitido el otro componente par...
Estoy tratando de entender cómo funcionan las asignaciones con 'after foo', así que leí sobre el modelo de demora y simulé el siguiente código:
library IEEE;
use ieee.std_logic_1164.all;
entity test is
port (
goes_in, goes_out :...