En VHDL, ¿cómo puedo obtener una frecuencia de reloj de 40 MHz si mi reloj interno es de 50 MHz? Sé cómo dividir la frecuencia por números enteros, pero este caso se está dividiendo por 1.25. Estoy usando esto para VGA, así que creo que es importante que sea preciso. gracias!
generando 40 mhz reloj desde 50 MHz
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pregunta Ege
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Necesitas algo como this . Sin embargo, el dispositivo debe tener un VCO para que esto funcione.
El circuito funciona cambiando la frecuencia de un oscilador controlado por voltaje (VCO) basado en la diferencia de fase de dos señales de reloj. La primera señal de los dos, \ $ F_I \ $ en el diagrama, es la señal de referencia y, en el caso de un PLL, se genera al dividir la salida del oscilador principal por un valor entero. Si la ganancia del circuito de realimentación \ $ N \ $ fuera a ser unitaria, la tensión de control del VCO cambiaría adecuadamente hasta que la salida del VCO coincida exactamente con la entrada de referencia. Para obtener un múltiplo entero de la señal del reloj de referencia como salida, todo lo que debe hacerse es dividir la señal devuelta por ese entero exacto.
Entonces,paraobtener40MHzdeunosciladorde50MHz,laseñalde50MHzprimerodebedividirseentre5.Estaseñalde10MHzserálaseñaldereferenciadelPLL(\$F_I=10MHz\$).Ahoraestodebemultiplicarsepor4y,porlotanto,alseleccionar\$N=4\$,lasalidadelPLLserá\$F_O=40MHz\$.
SieldispositivoFPGAqueestáutilizandonotienePLLintegrados,puedeutilizarunADPLL(todoPLLdigital).
Aquíhayalgunasnotasdeaplicación:
respondido por el Evan
problema de interrupción del cargador de arranque AVR
Necesita ayuda para entender el circuito del amplificador operacional