¿Existe una herramienta que genere diagramas de estado a partir del código VHDL? También hay una forma fácil de sangrar el código VHDL como en Visual Studio si presiono ctrl + i it sangra.
¿Existe una herramienta que genere diagramas de estado a partir del código VHDL? También hay una forma fácil de sangrar el código VHDL como en Visual Studio si presiono ctrl + i it sangra.
Mire en doxygen + graphviz para documentar su diseño. El paquete graphviz / dot le permite describir gráficos dirigidos (nodos + bordes) que pueden ser útiles para dibujar diagramas de estado. (Si está usando verilog en lugar de VHDL, consulte doxverilog). Recientemente he empezado a usar esta herramienta para documentar las máquinas de estado en el código que he heredado de otro ingeniero.
Sin embargo, no conozco ninguna herramienta para aplicar ingeniería inversa (reconocer y extraer) automáticamente el "código de máquina de estado" como algo distinto del simple código RTL y los parásitos locales que no deben ser una máquina de estado. Incluso si pudieras extraer de forma confiable los posibles estados y sus transiciones, entender qué pretende hacer cada estado requiere un humano. Por lo tanto, aún depende de usted entender el código HDL que está intentando documentar.
Tanto las herramientas del paquete web Altera como las de Xilinx (sin costo) harán diagramas de estado por usted, siempre y cuando su HDL en realidad sea una máquina de estados. Sin embargo, son una descarga enorme y no son especialmente acogedoras para el principiante.
Para Altera, ejecute "Visor RTL" después de la fase de análisis y navegue por la jerarquía hacia la máquina de estado.
Los editores en ambas herramientas son deficientes: para una sangría inteligente, recomendaría un editor de programadores decente. Sublime Text 2 tiene complementos VHDL / Verilog que podrían hacerlo.
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