Estoy tratando de planear un proyecto de procesador de gráficos que solo generará líneas. Utilizará el algoritmo de línea de bresenhmam. Después de leer el algoritmo, tiene sentido cómo funciona el cálculo de las ubicaciones de píxeles que forma...
Después de una pausa de un año, volví a aprender VHDL. Estoy trabajando en los ejercicios del libro de Peter Ashenden Beginner's Guide to VHDL y estoy atascado en el ejercicio 11 del capítulo 3.
El objetivo es escribir un módulo, que realiz...
Recientemente agregué la propagación de 'X' a mis diseños VHDL de nivel RT, para detectar de manera temprana cada vez que se realizan operaciones en valores desconocidos ('X') o no inicializados ('U'). Este último puede provenir de registros, qu...
Estoy aprendiendo acerca de la síntesis del código VHDL y tengo dudas sobre las ventajas y desventajas de las listas de conexiones Hierarchichal vs Flatten. El primero es como la interconexión de bloques y el segundo es como todos los recursos i...
Digamos que tengo este diseño, por ejemplo:
library ieee;
use ieee.std_logic_1164.all;
entity adder is
port(x : in std_logic_vector(3 downto 0);
y : in std_logic_vector(3 downto 0);
z : out std_logic_vector(4 downto 0));
end entity...
Tengo, por ejemplo, este fragmento de código:
p1 : process (clk)
begin
if (a = '1') then
a <= 0;
end if;
if (b = '1') then
b <= 0;
end if;
end process p1;
¿Qué if-sentece se ejecuta primero? ¿a o B? Sé que el proceso es una...
Necesitamos una señal de onda sinusoidal ruidosa. Hemos generado la onda sinusoidal (usando VHDL), pero no podemos averiguar cómo agregarle ruido. Estamos incluyendo el código para la generación de onda sinusoidal. Por favor mencione cómo agrega...
Estoy intentando implementar uno de los cifrados en VHDL.
Tengo 2 entidades: Main y block_cipher
La entidad principal también tiene un parámetro denominado modo que es de tipo: std_logic
Por lo tanto, desde la entidad principal quiero...
Después de agregar el contador a mi código VHDL, aparece el siguiente error:
Error (10316): Error VHDL en ASM.vhd (31): el carácter '' 0 '' se usó pero no se declaró para el tipo "std_logic_vector"
Gracias
Código:
library ieee;
use ieee.std...
Estoy intentando inferir el uso de un bloque de RAM de mi FPGA, pero no entiendo cuáles son las sugerencias necesarias. Utilizo Synplify Pro como mi herramienta de síntesis.
Si no me equivoco, esta es una memoria RAM sincrónica de doble puerto q...