Preguntas con etiqueta 'vhdl'

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VHDL: a + b + carry_in crea dos sumadores en lugar de usar carry en el sumador existente

Quiero agregar A, B y el acarreo. Esto se debe hacer usando solo un sumador grande. Pero cuando veo el circuito generado, hay un sumador adicional para el acarreo. ¿Cómo puedo resolver este problema? Imagen: Código: library ieee; u...
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¿Cómo usar el valor presente y anterior de una señal para este código VHDL?

Necesitamos el valor presente y anterior de la señal noisysignal1 para calcular ciertas ecuaciones. Una de las ecuaciones es y[i] = noisysignal1[i]*w1 + noisysignal1[i-1]*w2; . ¿Cómo podemos usar el valor presente y anterior de nois...
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no puede resolver los pestillos

Me gustaría preguntar si alguien podría ayudarme con algunos cierres en mi diseño. Estoy trabajando con un núcleo de cifrado aes tomado de los sistemas de apertura y he descrito en vhdl el sistema circundante para introducir y obtener los datos...
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Cómo generar núcleos IP con acceso a hardware en vivado

Estoy buscando alguna guía sobre cómo crear un IP-Core en Vivado que haga la integración del hardware. Quiero crear un IP-Core que debería actuar como un controlador para el puerto VGA. El problema es cómo crearlo de tal manera que se conecte au...
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Árbol sumador con compresores 4: 2. ¿Qué hacer con Cout?

Estoy tratando de construir un árbol sumador usando compresores 4: 2. Quiero sumar 16 bytes en total, por lo que pensé que una posible arquitectura para ese árbol es la siguiente: Cada sumador de 4 bytes tiene 3 salidas, 2 de ellas son...
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El sumador binario simple funciona solo parcialmente

EDICIÓN POSTERIOR: 1. También he investigado visualmente el dispositivo Kintex7 después de la implementación (es decir, las interconexiones, etc.) y todo se ve bien, no hay conexiones que indiquen que las cosas no estarían bien (por supuest...
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Seleccione la salida de Generar en VHDL

Tengo un componente, que se agrega varias veces mediante un comando de generación: Gen_RayMemory: for i in 0 to RayCount-1 generate Mem: RayMemory generic map( length_data => Data_length, length_ray => RayLength,...
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Almacenamiento de valores en la variable fpga vhdl

Quiero desarrollar una aplicación que pueda obtener y almacenar dos valores de entrada y luego generar los dos valores almacenados. E.g .: La cadena de entrada es "John". La aplicación debería obtener "J" de user_w_write_8_data y almacena...
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Receptor UART BHD de VHDL

Estoy tratando de hacer funcionar un receptor UART simple y estoy cerca, pero recibo valores ligeramente off (algunos bits se desplazan un par de lugares desde donde deberían estar). Basado en esta respuesta. Intenté ejecutar RX a través de...
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herramienta de síntesis de código libre [cerrado]

Actualmente estoy aprendiendo VHDL y, para simular el código que escribo, descubrí GHDL (código abierto), que aún no he probado, pero creo que hace lo que hay que hacer. Para sintetizar el código VDHL en cualquier FPGA, ¿hay alguna herramient...