Hice un controlador UART en VHDL (transmisor, receptor y FIFO para cada componente) y me gustaría enviar / recibir 128 bits de datos.
¿Hay algo que me impida implementar un FIFO de 128 bits y enviar / recibir tramas UART de 130 bits? O debería enviar / recibir 16 tramas de 10 bits (8 bits de datos más 1 bit de inicio y 1 bit de parada).
Los bits de "trama" de inicio y parada son importantes en la comunicación asíncrona, ya que proporcionan una manera de sincronizar el reloj de bits de recepción con el flujo que se envía
si envía 128 bits de datos, los dos relojes deben coincidir en frecuencia a mejor que 0.4%. La mayoría de los osciladores de cristal son mucho mejores que 4000 ppm por lo que podría funcionar. pero nunca he visto un esquema semejante.
También cuanto mejor sea el acuerdo de reloj, mejor será la inmunidad al ruido del sistema: hacia el final del paquete, la señal se desvanece a medida que el punto de muestreo se desplaza hacia el borde de los bits.
Sin embargo, la mayoría de los UARTS envían solo 8 bits de datos entre cada par de bits de trama. esto requiere solo un 5% de precisión de velocidad, lo que hace que la comunicación sea práctica con un resonador cerámico barato o incluso con un buen oscilador RC.
Si desea comunicarse con una PC, necesitará usar una disciplina de línea que comprenda, que generalmente significa que no hay más de 8 bits de datos entre los bits de inicio y de parada, por lo que la transmisión de 128 bits de datos requerirá un total de 160 bits en el cable.