Sé cómo controlar dónde girará el servo: si envío una señal de servicio de 1 ms en un intervalo PWM, girará en el sentido de las agujas del reloj y si envío una señal de servicio de 2 ms girará en el sentido contrario a las agujas del reloj, ¿có...
Tengo problemas para entender la conversión entre los diferentes tipos de datos en VHDL y necesité ayuda con la conversión al tipo 'STD_LOGIC_VECTOR' en VHDL.
Quiero que el código siguiente se sintetice de manera que pueda usarse en hardware...
He estado intentando pensar en formas de reducir el alcance de las variables de indexación usadas en un mux. Hoy se me ocurrió usar algo como el siguiente código como estrategia:
entity control is
port (
sel_slv : in std_logic_ve...
Por lo tanto, estamos implementando el cálculo inverso de 8 * 8 matrices utilizando la descomposición de LU en un FPGA Basys 3 Artix 7:
enlace
1) Tras la síntesis y la implementación, encontramos que el consumo de LUT y los inconveniente...
Tengo varios trabajadores que necesitan acceder al bus único (canal de memoria). Varios de ellos pueden estar listos al mismo tiempo y me gustaría que se alternen con los escritores que tengan prioridad.
Tengo algunos pseudocódigo con dos esc...
He estado jugando durante unos meses con la GO board para comenzar a obtener algunas bases sobre cómo programar la lógica funciona.
Me las arreglé para superar las cosas bastante fáciles y el UART básico de un byte, aquí es donde comienzan...
Acabo de empezar a aprender el código vhdl y escribí este código para un flip flop asíncrono tipo D. ¿Cómo debo modificar mi código para que tenga un segundo tipo D, y la entrada al segundo se alimenta de la salida del primero?
library ieee;
u...
Estoy escribiendo un modelo vhdl y tengo un problema con la declaración del puerto.
Digamos que tengo una entidad entityA que crea una instancia de N entityB . Ahora, entityB tiene un puerto, out , con bits de tamaño M,...
Estoy usando la placa FPGA Spartan 2 y quiero contar las teclas presionadas desde el teclado
este es mi código VHDL:
library ieee ;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_st...
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity ctrl_unit is
port( clock_cu: in std_logic;
rst_cu: in std_logic;
P...