Quiero que la salida sea igual a "11111111" en el primer flanco ascendente del reloj, pero solo ocurre en el segundo flanco ascendente cuando pruebo el código con ModelSim. El código puede parecer extraño como una simplificación de un diseño más...
En el siguiente enlace escuché que existe una biblioteca V4 sobre este tema, pero no puedo encontrarla en ningún sitio y entender cómo usarla:
Consulte la última respuesta en este enlace
Estoy tratando de entender un comportamiento extraño (para mí) de un simple código VHDL. Me he dado cuenta de un código estúpido que funciona bien en ModelSim y no funciona en un FPGA real (Altera MAX 10).
Library IEEE;
use IEEE.std_logic_1164...
Soy nuevo en VHDL, así que solo tengo una pregunta para preguntar por qué esto produce un error. Tengo una ALU definida en VHDL:
c <= a + b WHEN opc="0111"
ELSE a - b WHEN opc="1000"
ELSE -a WHEN op...
Necesito diseñar un contador ascendente de 8 bits en VHDL usando T flip flop y generar una declaración. Sé cómo funciona el contador, pero no puedo diseñarlo en VHDL.
El problema principal es "usar generar declaración". Como puedo ver, en un...
Nuestro profesor quiere que reduzcamos 8 funciones alu (8 salidas) a una ALU de 4 salidas que tenga capacidad para implementar las 8 funciones. Podemos usar cualquier puerta (incluso aoi's), muxes, y podemos crear nuestras señales de control.
Es...
Quiero escribir un código c en mi PC local y subirlo al núcleo ARM en Zed-board para su ejecución. Sé que podemos hacerlo usando JTAG, pero por una razón obvia quiero usar la interfaz Ethernet.
Estaré encantado de explicar más si me faltan la...
Si escribo una entidad que toma 10 ciclos de reloj para producir la salida de la entrada, ¿es seguro asumir que este es el caso cuando se implementa en hw, o hay otros factores a considerar?
¿El tipo de simulación (síntesis previa / posterior...