Preguntas con etiqueta 'vhdl'

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VHDL: DIVIDER DE RELOJ con ciclo de trabajo

Quiero generar un reloj de 15 MHz a partir de un reloj de 60 MHz. El reloj de 60 MHz tiene un ciclo de trabajo del 50%. El reloj de salida de 15 MHz debe tener un ciclo de trabajo del 25%. ¿Cómo se debe modificar el siguiente código para variar...
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Trick VHDL Sintetizador para sintetizar a pesar de que no hay señales de entrada

Tengo un circuito que estoy intentando depurar y me gustaría eliminar el PLD de la investigación de la causa raíz. Como tal, me gustaría cablear las salidas del PLD a un 0 o 1 independientemente de la combinación de entrada. He int...
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Error de compilación VHDL que dice "El tipo de VARIABLE es incompatible con

Soy bastante nuevo en el mundo de la programación VHDL. En un código simple, estoy tratando de hacer un simple sumador BCD. Asigné / declaré la variable como sigue Port ( dipSW : in unsigned (7 downto 0); ...... signal n1 : unsigned(3...
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CASE más instrucciones WAIT

Estoy desarrollando un modelo de simulación de un componente que necesito en mi diseño. Para hacerlo rápido y simple, decidí crearlo solo de manera conductual (por ejemplo, no sintetizable). Para hacerlo, estoy usando una sentencia CASE (que...
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¿Por qué este concepto en VHDL no funciona?

Quiero hacer un elemento de procesamiento simple para calcular la diferencia absoluta entre dos palabras de 8 bits. Sin embargo, este elemento se puede usar como parte de una matriz para acelerar el cálculo de AD, haciéndolo en paralelo con más...
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Cómo dar entrada analógica desde un conector de 3.5 mm a FPGA (Spartan 3e)

Estoy trabajando en un proyecto de transmisión de voz utilizando Spartan 3e. Mi código funciona bien Mi problema es que proporciono una entrada analógica en el lado de CC mediante un potenciómetro y veo los cambios (como digitales) en los leds (...
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VHDL Para verificar la consulta de traducción

Estoy tratando de convertir código VHDL altamente parametrizado a verilog. Este código VHDL usa una buena cantidad de paquetes y registros y no pude encontrar el sustituto para aquellos en verilog. También tengo solo 3 días de edad en verilog....
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Inferir D-latch en Zedboard dentro de un error de Vivado

Estoy intentando implementar un cierre simple en un ZedBoard a través de Vivado. begin process(D,Enable) begin if(Enable = '1') then Q <= D; Qbar <= not(D); end if; end process; Estoy usando la E / S del usuario e...
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paralelo direccionable en registro de salida paralelo

Tengo este problema. Tengo 3 dispositivos que utilizan registros PIPO de 4 bits para transferir datos entre ellos. Necesito hacer el controlador que seleccione con el dispositivo a usar, para que conecte A con B, AC, BA, BC, CA, CB. La cosa es q...
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FIFO en VHDL: ERROR: HDLParsers: 3324

Estoy programando un Spartan 3AN utilizando ISE y me gustaría implementar un código simple que use un Fifo: Cuando presiono un botón, se envían datos al FIFO y cuando presiono otro botón, se lee el fifo y los datos se envían a los LED ......