Quiero diseñar un flip flop JK en VHDL. En esta salida depende del estado anterior. Un método para implementar esta condición es declarar un estado como una señal dentro de la arquitectura.
Otro método es declarar salidas como "inout". Simulé...
He codificado este estado en VHDL, pero tengo problemas para entrar en un estado determinado.
architecture Behavioral of game is
type LIST is ARRAY (11 downto 0) of std_logic_vector(3 downto 0);
Constant LISTEN: LIST := ("0010","0100","10...
Al intentar decodificar / codificar una gran cantidad de "cosas" distintas en VHDL, me topé con la siguiente técnica, que me parece bastante intrigante:
TYPE things IS (A, B, C, D, E, F, G, H); -- requires 3 bit
SIGNAL encoded : std_ulogic_vec...
Utilicé Xilinx para simular Logic And Gate, y funcionó bien. Seguí el mismo procedimiento para simular Half-Subtractor, pero me quedé atascado en el medio.
Cuando verifiqué dos códigos en la ventana de Xilinx, encontré dos diferencias (vea lo...
Tengo un tablero simple con 6 botones, que consta de 3 columnas y 2 filas. Me gustaría detectar el botón presionado. Mi código de abajo funciona con este fsm:
scan_fsm : process (reset, clk)
begin -- process key_scanner
if reset = '...
Tengo una señal de 16 bits, para mí solo los últimos 4 bits son importantes y los primeros 12 bits son siempre "0", así que no hago nada con los primeros 12 bits y al final sale de mi componente al siguiente componente como este:
my16bitsignal...
Estoy construyendo un debouncer simple con contador decremento. El sintetizador está gritando que hay pestillos. No necesito pestillos. Solo necesito chanclas. ¿Qué parte del siguiente código está creando pestillos?
Diseño: el bloque recibe u...
Antes de comenzar un proyecto más grande en Quartus II, estoy tratando de hacer el ejemplo de la sección 8.8 "FSM como un circuito de arbitraje" del libro "Fundamentos de la lógica digital con VHDL Design 3rd ed" y no puedo lograr que Quartus Tr...
Pasé por un código de muestra VHDL para la administración de la memoria. En ese dato de un registro de 32 bits se movió directamente a un registro de 8 bits. ¿Mi duda es cómo puede ocurrir este movimiento de datos? ¿Existe alguna condición prede...
He implementado un componente de sumador simple con dos entradas y una salida.
port ( A,B : in std_logic_vector(31 downto 0);
R : out std_logic_vector(31 downto 0)
);
Creé un banco de pruebas para probar este componente. Lueg...