Preguntas con etiqueta 'vhdl'

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Error de sintaxis cerca de la variable y rango en VHDL

Aprendí Java el año pasado y comencé a aprender VHDL y la implementación en BASYS3 este año. Solo trato de mostrar los números en el segmento siete comenzando desde 0 y cada vez que se presiona un botón, el número aumentará. Estoy familiarizado...
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¿Cómo codificar VHDL en un solo archivo .vhd?

Estoy codificando en vhdl y quiero tener todos mis códigos en un solo archivo. Aquí está el código que tengo en un archivo (sumador completo y medio sumador): library IEEE; use IEEE.STD_LOGIC_1164.ALL; use work.Single_Bit_Half_Adder; entity...
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Cómo activar con éxito un núcleo ILA en Vivado

Estoy intentando depurar mi proyecto VHDL en Vivado 2014.03 en un KC705 . Mi proyecto consta de varios módulos VHDL implementados como núcleos IP personalizados, que están conectados en un diseño de bloque. Seleccioné mark debug en...
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Inversor: unidad con alta impedancia. Resultados en la salida

Tengo que compilar una tabla lógica de 9 valores para un circuito. Me gustaría saber qué sucede con la salida de un inversor y de una puerta de transistor de paso si se maneja en alta impedancia. Específicamente en este circuito: a1 = Z a2 =...
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diseñando el bloque debayer de imágenes, ¿cómo se debe escribir el banco de pruebas?

Un bloque debayer ingresa una imagen de un filtro CCD Bayer y luego estima la información de color faltante para cada píxel. Los datos provienen de una cámara. ¿Cómo debería uno escribir un banco de pruebas para algo como esto?     
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interfaz AXI de un núcleo FFT que espera más datos de los que debería

Estoy trabajando con el FFT v9.0 core de Xilinx. La FFT está configurada para usar la arquitectura de E / S de ráfaga Radix-4. Cuando llego al último elemento de mi señal, configuré s_axis_data_tlast a 1 (mientras transmitía el úl...
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Inicializando señales de entrada en VHDL

Toma este ejemplo: port(clk : in std_logic; areset_n : in std_logic; ena : in std_logic; load : in std_logic; load_val : in unsigned(cnt_width-1 downto 0) := (others => '0'); counter_va...
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STD_LOGIC_VECTOR a INTEGER VHDL

El problema es encontrar un módulo cuando un número de tres dígitos se divide por sus dos últimos dígitos. Pero el número de tres dígitos se recibe en forma binaria. Así que primero quiero cambiar la forma binaria a forma de entero y luego usar...
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Tiempo de implementación de Linear Feedback Shift Register (LFSR)

Desde el punto de vista de la implementación, ¿cuánto tiempo tomará la generación de números pseudoaleatorios por el Registro de Cambio de Retroalimentación Lineal (LFSR) cuando se implemente en, por ejemplo, el Procesador de Señal Digital? Se s...
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Pregunta sobre la lista de sensibilidad en VHDL

Tengo una pregunta simple sobre la lista de sensibilidad. Lo leí en algunos libros. Dijo que la lista de sensibilidad solo es importante para la simulación. No entiendo muy bien Eso significa que, si elimino la lista de sensibilidad, no importar...