He diseñado una unidad VHDL, bastante complicada, utilizando una forma estructural, es decir, diseñé los subcomponentes y los interconecté en la unidad superior.
Cada uno de este componente, incluido el superior, se implementa mediante lógica...
Básicamente, necesito saber si hay una función que le permita ingresar estímulos en un FPGA sin usar elementos como generadores de señales. Los FPGA de Altera tienen una función implementada a través de Quartus llamada señal tap II. Esto permite...
Tengo un fragmento de código que debe ejecutarse después de otro. Por ejemplo, tengo un slv_reg2 <= slv_reg0 + slv_reg1; adicional y luego necesito que se reste el resultado de un número.
architecture IMP of user_logic is
signal slv...
ModelSim no puede compilar esto en VHDL:
constant mem_size_bytes: integer := x"FFFFFFFF";
Dice:
Bit string literal found where non-array type std.STANDARD.INTEGER was expected.
Del mismo modo para;
if address< x"3FFFFF" then
di...
El valor devuelto por ahora podría estar en ps o ns o alguna otra unidad. ¿Cómo puedo saber cuál es la unidad si el valor devuelto es y qué se utiliza en modelsim o VHDL para controlar esta unidad o la resolución del tiempo?
Quiero diseñar un convertidor básico de BCD a XS3 usando VHDL. Soy bastante nuevo en
implementación de arquitectura condicional y de comportamiento, pero me preguntaba si este sería un programa legal, especialmente mis declaraciones de asignació...
Estoy usando Xilinx ISE v8.1, y lenguaje VHDL. Tengo un diseño simple implementado utilizando un enfoque de comportamiento, que me brinda un conjunto de funciones combinatorias.
Puedo ver el esquema del resultado después de la síntesis yendo...
Tengo un diseño que incluye dos módulos, uno que transmite datos paralelos a un módulo UART_TX, y el módulo UART_TX envía los datos en serie. El transmisor de datos utiliza una máquina de estados para generar datos diferentes cada vez que utiliz...
Al diseñar un contador mod60 en VHDL, me di cuenta de que sucede algo extraño, pero no puedo explicar por qué.
Esta imagen muestra el momento de la transición de 59 a 00 (números convertidos a 7SegDisp):
Elcódigoparaelloes:ENTITYContadorIS--...
Estamos escribiendo un código para implementar el algoritmo LMS. Estamos implementando las siguientes ingrese la descripción del enlace aquí ecuaciones. Pero el error no está convergiendo. Después de un gran número de iteraciones, e (n) se est...