He diseñado una unidad VHDL, bastante complicada, utilizando una forma estructural, es decir, diseñé los subcomponentes y los interconecté en la unidad superior.
Cada uno de este componente, incluido el superior, se implementa mediante lógica combinatoria, es decir, no tiene una máquina de estados.
Ahora necesito usar esta unidad para un diseño más grande, y básicamente para este diseño probablemente necesitaría una máquina de estados (porque necesito que se programen algunos eventos). La única solución que veo luego es usar una descripción mixta (porque las máquinas de estado no se pueden describir sin procesos).
Mi pregunta es, ¿tiene sentido pensar en mezclar descripciones de diseños? Sé que podría hacerlo, pero no sé si tiene sentido o no en general (es decir, si es una práctica común en la comunidad de ingenieros xD).
Solo para dar una idea de lo que estoy haciendo, es algo como lo siguiente: Hay dos bloques nuevos, que también tengo que diseñar. Como puede ver, hay un comentario del bloque que actualmente tengo implementado. Ese comentario que asumo podría necesitar al menos un registro.
