Buen día. Me gustaría comenzar con esta pregunta diciendo que he buscado tanto en este sitio como en Internet, pero no he podido encontrar una solución y que esta es mi primera publicación aquí. Me disculpo por adelantado si estoy violando cualq...
Estoy trabajando en una asignación, haga una demostración con 2 ^ n salidas con n líneas seleccionadas. Tengo mi entrada (x bit de ancho, en este caso, x es de 32 bits) y mis pines de habilitación están cuidados. Pero no sé cómo configurar la en...
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
entity TestRun01 is
Port ( Clk : in STD_LOGIC;
Din : in STD_LOGIC;
Dout : out STD_LOGIC_vector(11 downto 0));
end Te...
este es el error: Error (10500): error de sintaxis de VHDL en Bin7SegDecoder.vhd (15) cerca del texto "cuando"; esperando ";"
Puede ser simple pero no sé cuál es el error.
Gracias de antemano!
library IEEE;
use IEEE.STD_LOGIC_1164.all;
ent...
Con respecto a los diferentes tipos de std_logic en VHDL, hay poca información sobre las diferencias reales entre algunos tipos.
TYPE std_ulogic IS ( 'U', -- Uninitialized
'X', -- Forcing Unknown...
Quiero diseñar un archivo de registro de 64 entradas. Ahora, en lugar de definir todos los registros por separado, quiero hacerlo de una forma más compacta, como usar un bucle.
¿Es posible? Si es así, ¿entonces cómo?
Digamos que tengo un circuito que realiza una función que toma 100 ciclos de reloj para completarse. Mi banco de pruebas alimenta las entradas al circuito y luego verifica si la salida es correcta.
No estoy seguro de cómo poner el retraso de...
Estoy implementando el algoritmo IDEA usando VHDL, tengo un problema en mi módulo generador de claves, cuando ejecuto el simulador obtengo valores U en todas las señales, aunque les asigno otros valores.
library IEEE;
use IEEE.STD_LOGIC_11...
Por lo que he visto, la división es una operación muy costosa en términos de tiempo o área (compensación). Generalmente se implementa como una operación de resta continua de un número de otro número para obtener los bits de cociente.
Si bien...
Diga en VHDL que tengo una entidad con como entrada un vector de 8 bits:
libary ieee;
use ieee.std_logic_1164.all;
entity example is
port(
clk : in std_logic;
inputvector : in std_logic_vector(7 downto 0);
outputvector : out std_l...