Necesito declarar un poco con el valor constante de 1.
Lo que casi funcionó fue:
signal name: bit := '1';
pero el valor de "nombre" siempre es '0' en este caso.
¿Cómo puedo hacer esto correctamente?
Código completo:
ENTITY sleA I...
Necesito implementar una variante del cambio bidireccional (básicamente necesito procesar la parte de los bits menos significativos que se pierden durante el cambio correcto específicamente). Como es una pequeña variante que necesito implementar...
Me gustaría implementar una máquina de estados finitos en VHDL, pero tengo 2 advertencias que aparecen:
WARNING:Xst:1426 - The value init of the FF/Latch FFd6 hinder the constant cleaning in the block FSM.
You should achieve better results...
Imagine una situación en la que el retraso absoluto de un grupo de señales no importa, pero debe asegurarse de que cada señal del grupo tenga aproximadamente el mismo retraso hasta que alcance un cierto punto, digamos un FF. ¿Cómo se ve la restr...
entity hex_kp is
Port (
coloumn : in STD_LOGIC_VECTOR (3 downto 0);
sevenseg : out STD_LOGIC_VECTOR (7 downto 0);
ca : out STD_LOGIC_VECTOR (3 downto 0)
);
end hex_kp;
architecture Behavioral of hex_kp is
signal ro...
process
variable vGoodRead : boolean := true;
while (vGoodRead = true) loop -- read till end of line.
hread (vLineIn, vInData, vGoodRead);
........
end loop;
vGoodRead := true; -- cos at End of line, it turns...
He intentado hacer un registro de turno por mi cuenta. La sintaxis es correcta, pero no estoy seguro de si esto podría ser un buen diseño ... comenté las afirmaciones que me preocupan ...
library ieee;
use ieee.std_logic_1164.all;...
Hi guys i have this pseudo-code nested for loop (very simple to translate in C)
Input : x; //is an unsigned
Output : y;
val = 0;
for i = 0:n-1
for j = 0:n-1
if( ((x >> i) & 0x1) && ((x >> j) & 0x1) )
va...
Si quiero demorar mi FSM para permanecer en un estado durante 5 ciclos, ¿cómo podría hacerlo?
Supongo que debería usar un contador, pero ¿cuál es el código VHDL? ¿Cómo podría usar un contador dentro de la declaración del proceso?
Lo siento si...
He intentado muchas maneras pero en vano. Sigue teniendo esta advertencia: inferir el latch para la variable 'count_reg'.
begin
process (control)
variable count : std_logic_vector (3 downto 0) := "0000";
begin
if control =...