No sé por dónde empezar.
Quiero compilar códigos VHDL por ncvhdl.
Pero he encontrado algunos mensajes de error como este cuando he compilado así.
ncvhdl text.vhdl text1.vhdl
USE ZOTLIB.ZOTLIB_COMPONENTS.all
El identificador ncvhdl_p (ZOT...
Este es otro proyecto semestral en el que estoy atascado.
Necesito implementar una máquina de estado a partir del siguiente diagrama:
Loquehelogradohastaahoraesescribirestatabladeestado,aunqueestoybastantesegurodequemeheequivocadodealgohastaaquí...
Para un proyecto en el que estoy trabajando, necesito un contador cuyo valor aumente tan pronto como el control de incremento aumenta (es decir, en el flanco ascendente). Sin embargo, he tenido problemas para implementar esto en VHDL.
Aquí ha...
En este tutorial sobre cómo crear un divisor de frecuencia en VHDL, transformamos a 50MHz entrada en una salida de 200Hz con un proceso que cuenta de 1 a 124999. La guía ofrece una explicación de por qué se eligió 124999 y no de 250000, pero n...
Estoy desarrollando algoritmos de control en FPGAs. En este momento, utilizamos el código VHDL escrito a mano para nuestras entidades fundamentales que combinamos con direcciones IP más complejas, todo hecho manualmente. En mi opinión, esto no e...
He estado golpeando mi cabeza sobre esto por un tiempo, básicamente tengo este controlador de pantalla que en condiciones normales actualizaría continuamente una pantalla de siete segmentos.
Lo que me gustaría hacer, y lo que estoy tratando de...
Estaba mirando este diagrama de árbol de wallace para un multiplicador de 8x8:
y estoy confundido acerca de por qué los pares de dos (y el único par de 3) no se suman en la capa de reducción inicial. Tengo entendido que todos los pares de...
Estoy enderezando un módulo vhdl que calcula los LPC a partir de muestras DT entrantes.
Mi editor ise se queja de que mi índice está fuera de rango. ¿Hay alguna razón por la que alguien pueda ver que debería quejarse de esto aquí?
library IEE...
Estoy trabajando con un SmartFusion2 FPGA, y estoy tratando de implementar una línea de retardo fino. Para eso, me gustaría controlar exactamente el contenido de algunas LUT, para obtener celdas sin propiedades lógicas pero con interesantes vari...
Tengo un archivo de origen VHDL de módulo superior, que tiene algunas instancias de módulos de nivel inferior (VHDL) y señales que conectan estos módulos de nivel inferior. ¿Cómo puedo generar un esquema para esto? Quiero decir, me gustaría ver...