Estoy desarrollando algoritmos de control en FPGAs. En este momento, utilizamos el código VHDL escrito a mano para nuestras entidades fundamentales que combinamos con direcciones IP más complejas, todo hecho manualmente. En mi opinión, esto no es satisfactorio.
Al revisar la literatura, parece que System Generator for DSP de Xilinx es bastante popular en este momento para la implementación automatizada de FPGA desde Simulink.
Mi pregunta es: ¿Cómo funciona XSG realmente? ¿Combina solo núcleos IP predefinidos de acuerdo con el esquema del modelo o compila realmente el código VHDL del sistema? ¿Hay alguna posibilidad de al menos "echar un vistazo" a la descripción HDL interna de los bloques?